JPS6153552A

JPS6153552A - パタ−ン検査回路

Info

Publication number: JPS6153552A
Application number: JP17601684A
Authority: JP
Inventors: Giichi Kakigi; 柿木　義一; Kikuo Mita; 三田　喜久夫; Moritoshi Ando; 護俊安藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-24
Filing date: 1984-08-24
Publication date: 1986-03-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、プリント板等の配線パターン検査装置に係４
す、バイブライン的に同時に複数のパターンを特に少な
い回路数で構成したパターン検査回路に関するものであ
る。

（２）発明の背景プリント板はエポキシペーパやエポキシガラスなどの積
層板上面に銅箔を設け、エツチング等の手段により目的
の配線パターンに銅箔を残すものである。通常プリント
板の配線パターンは幅が１１以下と非常に細く、また銅
箔も薄いためしばしばパターン切れ等の発生が問題とな
る。このため。

プリンＮ＆に抵抗やＩｃを実装する前、目視やパターン
検査装置を用いてプリン日没の配線バクーンを検査する
必要があり、しかも、検査時間の短い高速検査が望まれ
ている。

（３）従来技術と問題点第２図は従来の配線パターン検査回路のブロック図であ
る。

高速検査を行うため、配線パターン検査回路内に複数の
パターン検知系１ａ〜１ｎを設け、各々のパターン検知
系１ａ〜Ｉｎは配線パターンの各部を分担して検査し、
パターン検知系１ａ〜１ｎの各々に設けられた欠陥検出
回路２ａ〜２ｎでパターン不良を判断し、不良である場
合には欠陥信号を出力して検査を行う回路である。

このようにパターン検知系１ａ〜１ｎと欠陥検出回路２
ａ〜２ｎを複数用いて、検査することにより、検査時間
を短縮することはできる。しかしながら、従来の回路の
場合、欠陥検出回路２ａ〜２ｎを複数個パターン検査回
路内に設ける必要があり１回路数が多くなると共に複１
１１［な配線パターンを検査する回路では、欠陥検出回
路自体の回路数も多く、さらに複数の回路を設けること
は困ス１〔である。

（４）発明の目的本発明は、上述の従来の欠点に鑑み、少ない回路数でプ
リント板の欠陥検査を行うことを可能にしたパターン検
査回路を提供することを目的とするものである。

（５）発明の構成上記目的は２本発明によれば、配線パターンを検知する
検知手段と該検知手段の出力信号を切換える切換手段と
前記検知手段で検知した出力信号から欠陥を検出する検
出手段とを有し、前記検出手段は異なる配線パターンの
２値化画像を同時に含む入力信号をビットシリアルに順
次保持回路で保持し、前記保持回路の特定位置に設けら
れた保持内容が予め定められた欠陥パターンに対応する
論理に一致した際、前記検出手段から欠陥信号を出力す
ることを特徴とするパターン検査回路を提供することに
よって達成される。

（６）発明の実施例以下２本発明の実施例を添付図面にしたがって詳述する
。

第３図は本発明のパターン検査回路のブロック図である
。同図において、パターン検査系３ａ。

３ｂはＴＶカメラ、ＣＣＤ　（電荷結合累子）等を用い
たラインセンサで構成され、各々の配線パターンを検出
したパターン検出系３ａ、３ｂの出力信号は入力切換回
路４に入力する。入力切換回路４ば１例えばクロック信
号によりパターン検知系３ａ、３ｂの出力信号を時分；
１）す等により交互に入力し、欠陥検出回路５に出力す
る。欠陥検出回路５はシフトレジスタ部、検出論理回路
部等で構成され、シフトレジスタ部に各パターンの２値
画像パターン情報を逐次ヒントシリアルで入力された信
号から欠陥パターン（例えば断線状態を表現するパター
ン）を検出する検出論理回路部で各シフトクロンク周期
内で調べて欠陥パターンを抽出し。

欠陥アドレス切換回路６に欠陥アドレス信冗ずなワチ、
そのχ陥パターンがどの画１ｉ！；！、パターンノドの
位置であるかというアドレスｌ’ｉ　ｆＤを出力する。

パターン検出系３ａと３ｂから入力する配線画像パター
ン略画像はビットごとに交互に入力されるが、欠陥アド
レス切換回路６では入力切換回路４と同期して、パター
ン検出系３ａと３ｂからの配線画像パターンのうち片方
の配線画像パターンのみの欠陥パターンのアドレス出力
信号を出力する。

以上のような複数の画像パターンを統一的に入力して統
一された全集合から欠陥パターンがあるかないかを検査
するパターン検査回路に用いる欠陥検出回路５のシフト
レジスタ部の詳細図を第１図（ａ）に示し、検出論理回
路部を同図（ｂ）に示す。

第１図（８）はシフトレジスタ部７の個々のフリップフ
ロップの構成を示す図で、シフトレジスタ部７には入力
の切換回路４からクロック発生回路８のクロック信号に
従って交互にパターン検知系３ａ、３ｂから入力データ
すなわち２つの画１象パターンが例えば“Ｏ”、“１”
の論理でビットシリアルに入力する。同図＋０１に示す
斜線のフリップフロップ９はあるクロック周期における
例えば２つのパターン配線部の２値信号の論理１の状態
を示し、他のフリップフロップ９はパターン配線部以外
の部分の信号を示す。

ここで、パターン検知系３ａは第４図Ｋｌに示す配線パ
ターンを検知し、パターン検知系３ｂは同図（ｂ）に示
す配線パターンを検知するというように全（別の配線パ
ターンを検知する。

配線パターンの欠陥を検査したい位置（画素）を指定す
る場合ば１例えば第５図に示す画像の位置Δ１〜八〇、
Ｂｌ、Ｂ２．対応してシフトレジスタ部７では位置９Ａ
１〜９Ａ８．９Ｂ１，９８２が対応する。この部分に対
応してシフトレジスタ部７のフリップフロップ９に第１
図（ｂｌに禾ず断線状態を検出する検出論理回路部１０
を接続する。

断線状態を示す２値パターンは第５図の（ＡＩ。

Δ２．・・・、Ａ８．［３１Ｂ２１がそれぞれ（、Ｏ，
Ｏ，・・・、０，１．ｌ）　となる状態である。これば
パターン（１３１，８２）はパターン（Δ１．Δ２．・
・・、Ａ８）によってｇＪ断されζいることを示してい
る。ずなわら１位置Δ１〜へ８に対応するフリップフロ
ップ９Ａ１〜９Ａ８の出力全てが“０”であって、かつ
位置Ｂｌ、Ｂ２に対応するフリップフロップ９Ｂ１．９
Ｂ２の少な（とも１つの出力が“１″である時のみ断線
欠陥と判断する場合を考えると、検出論理回路部１０の
ＯＲ回路（論理和回路＞１１の入力端子にフリップフロ
ップ９Ａ１〜９Ａ８の出力を接続し。

ＯＲ回路（論理和回路）１２の入力端子にフリップフロ
ップ９Ｂ１，９８２の出力を接続する。さらにＯＲ回路
１１の出力をインバータ１３を介してＡＮＤ回路１４に
入力すると共にＯＲ回路１２の出力をＡＮＤ回路１４に
入力し１両人力が論理“１”で一致した時、クロック信
号で同期して２個の配線パターンアドレスを切換えるア
ドレス切換回路６に欠陥信号を出力することにより構成
できる。

以上のような構成の欠陥検出回路５の回路’ＢＪ作を以
下に説明する。

パターン検知系３ａ、３ｂの各々のラインセンザで検知
した第４図（ａ）、　（ｂｌの配線画線パターンＡ。

Ｂの各画素の信号は“１”または“０”のデータ　　　
　　　′ｉとして交互に入力切換回路４により欠陥検出
回路５のシフトレジスタ７にピントシリアルで取り込ま
れる。すなわぢ２つの注目された配線側（象パターンが
１ビツトごとに交互にシフトレジスタ７をシフトされる
。シフトレジスタ部７に取り込まれた信号は、クロック
信号に同期して矢印方向の隅のフリ、プフロップ９へ順
次移’ＥａＪシ、従って隣接フリップフロップ９には異
なった配線パターンのデータが常に人力されている。

一方、注目バクーンは２つであるから１ビツトごとに配
置さたれフリップフロップ９Δ１〜９Δ８．９Ｂ１．９
Ｂ２の各出力に接続されたＯＲ回路１１及びＯＲ回路１
２ではクロック信号に同期して移動してくるデータを常
にｒｌ在認し、隣接クロンク間でパターンへ、Ｂ断線欠
陥の有無を交互に検査する。ここで全てのフリップフロ
ップ９Δ１〜９Ａ８から“０”が出力される状態になる
とＡＮＤ回・路１１の出力はインバータ１３を介して”
１”を出力し、同時にフリップフロップ９Ｂ１゜９８２
のどちらかの出力に“１”がある状態になるとＯＲ回路
１２もパ１”を出力する。従ってごの時ＡＮＤ回路１４
の出力は“ｌ　”となり、クロック信号に同期してアド
レス出力回路１５に欠陥信号を出力する。すなわち、そ
のクロック周期に９Ａ１〜９Ａ８．９Ｂ１，９８２のフ
リップフロップにあるＡまたはＢのパターンは欠陥パタ
ーンであることを通知する１３号を出力する。

アドレス出力回路１５はクロック信号により。

１ビツトおきにアドレスを常に補正しており、欠陥信号
が入力すると欠陥パターンのアドレス位置を出力する。

このアドレス信号は欠陥アドレス切換回路６に入力し、
クロック信号により、外部に欠陥アドレスを出力する。

またアドレス切換口１洛６ばクロック信号により人力切
換回路４に入力するパターン検知系３ａ、３ｂの入力と
同期して交互に欠陥アドレスを出力しており、異なるパ
ターン検知系３ａ、３ｂが検知している！ｌｉ！線パタ
ーンΔ、Ｂに欠陥があれば、同じ検出論理回路ＵＨ１０
を用いて交互に欠陥を検出しているので、どのパターン
のどの位置に欠陥があるかというアドレス情報を出力す
ることかできる。

以上のように、単一のシフトレジスタ部７及び検出論理
回路部１０を有する欠陥検出回路５を用いて第４図に１
１．　（ｂｌに示す２個の配線パターンをパイプライン
に同時に検査することができる。またこのように同時に
検査したとしても、パイプラインであるから入力切換回
路４を時分割駆動等によりパターン検知系３ａ、３ｂか
ら入力する信号を切換ることにより検査時間が増すこと
もない。さらに、パターン検知系を３個、４個、・・・
、と並列に設けて入力切換回路４により入力信号を切換
えることにより、車−の欠陥検出回路５を用いて数多く
の配線パターンをほとんど同時に検査することもできる
。

また本実施例に用いた検出論理回路部１０の回路構成は
配線パターンの欠陥検知を必要とする位置に合せて自由
に構成できることは勿論である。

また、欠陥アドレスはクロックによって１ピツ［・おき
にアドレス補正することによって正しいアドレスが得ら
れる。

さらＧこ、入力切換回路４からソフトレジスタ部７に人
力する順序は交互に入力するのみならず。

パターン検知系３ａ、３ｂの検知データ量によって２：
１，３：１等りロック信号に同期して自由に設定するこ
ともできる。

本発明は以上の実施例に限るわけではなく、プリント板
の配線パターンに変えてマスクの配線パターンの検査に
用いることも可能である。

（７）発明の効果以上詳細に説明したように本発明によれば、パターン検
出回路内の欠陥検出回路を単一で構成することができ１
回路数の少ないパターン検出回路により複数の配線パタ
ーンをパイプライン的に同時に検査することができる。

しかも同一のプリント板を複数パターン検知系を用いて
検査する場合。

検査時間を短縮することができ高速検査が可能となる。

【図面の簡単な説明】

第１図（ａｌはシフトレジスタの構成図、第１図（ｂ）
は検出論理回路部の回路図、第２図は従来のパターン検
査回路のブロック図、第３図は本発明のパターン検査回
路のブロック図、第４図（ｉｌｌ）、　ｆｂｌば配線パ
ターンの構成図、第５図は欠陥検知位置の一例を示す構
成図である。１３ａ、Ｊｌ）・　・　・パターン検グロ系、４・　・
　・入力切１臭回路、　　　　５・・・欠陥検出回路。７・・・ソフトレジスタ部、　　　　９　・・フリップ
フロップ１　　　１ｏ・・・検出論理回路部。１１．１／Ｉ・・・ＡＮＤ回路、　　　　１２山・○Ｒ
回路、　　　　１５・・・アドレス出力回路。第１図第２図 ■ 第３図第４図（ａ）（ｂ）第５図

Claims

【特許請求の範囲】

（１）配線パターンを検知する検知手段と該検知手段の
出力信号を切換える切換手段と前記検知手段で検知した
出力信号から欠陥を検出する検出手段とを有し、前記検
出手段は異なる配線パターンの２値画像を同時に含む入
力信号をビットシリアルに順次保持回路で保持し、前記
保持回路の特定位置に設けられた保持内容が予め定めら
れた欠陥パターンに対応する論理に一致した際、前記検
出手段から欠陥信号を出力することを特徴とするパター
ン検査回路。
（２）前記検知手段は並列に複数設けられていることを
特徴とする特許請求の範囲第１項記載のパターン検査回
路。
（３）前記切換手段は前記検知手段で検知した信号を一
定の規則に従って前記検出手段に入力することを特徴と
する特許請求の範囲第１項記載のパターン検査回路。
（４）前記配線パターンおよび前記欠陥パターンに対応
する論理に接続されたシフトレジスタの出力アドレスを
順次切り換える特許請求の範囲第１項記載のパターン検
査回路。