JPS6147366B2 - - Google Patents
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- JPS6147366B2 JPS6147366B2 JP54122119A JP12211979A JPS6147366B2 JP S6147366 B2 JPS6147366 B2 JP S6147366B2 JP 54122119 A JP54122119 A JP 54122119A JP 12211979 A JP12211979 A JP 12211979A JP S6147366 B2 JPS6147366 B2 JP S6147366B2
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- parallel
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- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000007639 printing Methods 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 238000007651 thermal printing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
Landscapes
- Electronic Switches (AREA)
- Recording Measured Values (AREA)
Description
【発明の詳細な説明】
この発明はドツトマトリツクスにより感熱印字
を行うサーマルヘツドアレイに関し、特に充分な
高速度で感熱印字を行うことができるデータ処理
装置に関するものである。
を行うサーマルヘツドアレイに関し、特に充分な
高速度で感熱印字を行うことができるデータ処理
装置に関するものである。
サーマルヘツドにより感熱印字を行うには当該
サーマルヘツドを電力により加熱しそのサーマル
ヘツドが接触する感熱紙の部分の温度を上昇させ
て感熱紙のその部分を変色させる。第１図はサー
マルヘツドの温度の時間的変化の一例を示すグラ
フで横軸はサーマルヘツドの加熱開始点からの時
間（msec）縦軸はサーマルヘツドの温度（℃）
を表し、曲線Ａは14Vの電圧を1msec加えた場
合、曲線Ｂは12Vの電圧を2msec加えた場合、曲
線Ｃは10Vの電圧を3msec加えた場合の温度の変
化を示している。図に示すとおり、曲線Ｃでも温
度飽和時点より相当前の時点で加熱が打切られて
おり、曲線Ｂ，Ａでは加熱打切り時点が更に早く
なつており、加熱打切り時点から温度低下が始ま
るが、温度低下は自然放熱による温度低下である
ので、曲線A′B，Ｃ共に類似した曲線となり、曲
線Ａの如く急速に温度を上昇させた場合において
も温度の下降は急速には起らず、サーマルヘツド
の温度が一定の温度以下に低下するまでは感熱紙
への記録が継続されるので、高い電圧を短時間印
加することによつて短時間で感熱記録を完了しよ
うとしても、温度下降のための時間を短縮するこ
とはできない。従つてサーマルヘツドによつて印
字を行うためには同一サーマルヘツドに数msec
の間パルス電圧を加えねばならない。デジタルデ
ータの処理速度が数μsecから数十μsecであるの
に比し数msecの加熱時間は甚だ長く、もし１個
のサーマルヘツドによる印字が終つた後に次のサ
ーマルヘツドを選択して電圧の印加を開始する場
合には印字の時間的効率が悪くなる。この効率を
改善するため、同時に数個のサーマルヘツドに電
圧が加えられている状態を実現している。第２図
は複数個のサーマルヘツドの並列加熱の一例を示
す動作タイムチヤートであつて加熱のために通電
する所要時間をｔで表し、t0時点でサーマルヘツ
ドD1を選択し通電を開始したとすると、次にt1＜
（t0＋ｔ）であるt1時点でサーマルヘツドD2を選
択し通電を開始し、このようにして、時点t4以後
はたとえば第２図に示す例では最大４個のサーマ
ルヘツドが同時に通電されている状態となり、印
字の時間的効率は改善される。しかし従来公知の
回路で４個のサーマルヘツドに同時に通電するた
めには、４個のデータをそれぞれ保持する４個の
レジスタを必要とし、かつこの４個のレジスタか
ら１個のサーマルヘツドアレイを制御するため上
記４個のレジスタの出力の各対応ビツトの論理和
を作る回路を必要とし全体の回路構成が複雑にな
るという欠点があつた。
サーマルヘツドを電力により加熱しそのサーマル
ヘツドが接触する感熱紙の部分の温度を上昇させ
て感熱紙のその部分を変色させる。第１図はサー
マルヘツドの温度の時間的変化の一例を示すグラ
フで横軸はサーマルヘツドの加熱開始点からの時
間（msec）縦軸はサーマルヘツドの温度（℃）
を表し、曲線Ａは14Vの電圧を1msec加えた場
合、曲線Ｂは12Vの電圧を2msec加えた場合、曲
線Ｃは10Vの電圧を3msec加えた場合の温度の変
化を示している。図に示すとおり、曲線Ｃでも温
度飽和時点より相当前の時点で加熱が打切られて
おり、曲線Ｂ，Ａでは加熱打切り時点が更に早く
なつており、加熱打切り時点から温度低下が始ま
るが、温度低下は自然放熱による温度低下である
ので、曲線A′B，Ｃ共に類似した曲線となり、曲
線Ａの如く急速に温度を上昇させた場合において
も温度の下降は急速には起らず、サーマルヘツド
の温度が一定の温度以下に低下するまでは感熱紙
への記録が継続されるので、高い電圧を短時間印
加することによつて短時間で感熱記録を完了しよ
うとしても、温度下降のための時間を短縮するこ
とはできない。従つてサーマルヘツドによつて印
字を行うためには同一サーマルヘツドに数msec
の間パルス電圧を加えねばならない。デジタルデ
ータの処理速度が数μsecから数十μsecであるの
に比し数msecの加熱時間は甚だ長く、もし１個
のサーマルヘツドによる印字が終つた後に次のサ
ーマルヘツドを選択して電圧の印加を開始する場
合には印字の時間的効率が悪くなる。この効率を
改善するため、同時に数個のサーマルヘツドに電
圧が加えられている状態を実現している。第２図
は複数個のサーマルヘツドの並列加熱の一例を示
す動作タイムチヤートであつて加熱のために通電
する所要時間をｔで表し、t0時点でサーマルヘツ
ドD1を選択し通電を開始したとすると、次にt1＜
（t0＋ｔ）であるt1時点でサーマルヘツドD2を選
択し通電を開始し、このようにして、時点t4以後
はたとえば第２図に示す例では最大４個のサーマ
ルヘツドが同時に通電されている状態となり、印
字の時間的効率は改善される。しかし従来公知の
回路で４個のサーマルヘツドに同時に通電するた
めには、４個のデータをそれぞれ保持する４個の
レジスタを必要とし、かつこの４個のレジスタか
ら１個のサーマルヘツドアレイを制御するため上
記４個のレジスタの出力の各対応ビツトの論理和
を作る回路を必要とし全体の回路構成が複雑にな
るという欠点があつた。
この発明は従来の装置における上述の欠点を除
去することを目的とし、簡単な回路を用いて、第
２図に示す動作を実現しようとするものであつ
て、以下図面を用いてこの発明の一実施例を説明
する。
去することを目的とし、簡単な回路を用いて、第
２図に示す動作を実現しようとするものであつ
て、以下図面を用いてこの発明の一実施例を説明
する。
第３図はアナログ量の変化を記録するに用いる
サーマルヘツドアレイの構成を示す略平面図で、
１はサーマルヘツドアレイ、２は感熱紙、３は感
熱記録された曲線の一例を示す。感熱紙２の紙送
りの方向を座標軸のＹとし、それに直角な方向を
座標軸のＸとすれば、サーマルヘツドアレイ１中
の各サーマルヘツドはＸ軸方向に一列に配列され
その総数はたとえば256個であり、従つて記録さ
れた曲線３はＹ軸方向の時間に対応し入力アナロ
グ量に従つて選択されるサーマルヘツドのＸ軸方
向の位置を示し、このようにして曲線３によつて
入力アナログ量の時間的変化を感熱紙２の上に描
画することができる。
サーマルヘツドアレイの構成を示す略平面図で、
１はサーマルヘツドアレイ、２は感熱紙、３は感
熱記録された曲線の一例を示す。感熱紙２の紙送
りの方向を座標軸のＹとし、それに直角な方向を
座標軸のＸとすれば、サーマルヘツドアレイ１中
の各サーマルヘツドはＸ軸方向に一列に配列され
その総数はたとえば256個であり、従つて記録さ
れた曲線３はＹ軸方向の時間に対応し入力アナロ
グ量に従つて選択されるサーマルヘツドのＸ軸方
向の位置を示し、このようにして曲線３によつて
入力アナログ量の時間的変化を感熱紙２の上に描
画することができる。
第４図はこの発明の一実施例を示すブロツク結
線図で、第３図に示す如き用途のサーマルヘツド
アレイのデータ処理装置を示す。第４図において
１は第３図の１と同一のサーマルヘツドアレイで
256個のサーマルヘツドが符号１００１，１００
２，…１２５６で示すよう配列されているとす
る。但しサーマルヘツドは両端近傍に配列された
もの以外は昇略して示してある。１０はすべての
サーマルヘツドに共通な電源で、２は各サーマル
ヘツドの電流を制御するため各サーマルヘツドに
対応して（すなわち図に示す例では256個）設け
られるスイツチ素子群である。このスイツチ素子
群５の各スイツチ素子はたとえば１個のトランジ
スタ又はダーリントン接続された１組のトランジ
スタ回路等から構成される。３は並列入力並列出
力形のラツチ回路でその出力はスイツチ素子群２
の入力にそれぞれ接続される。３１はラツチ回路
３のロード信号入力端子である。４は256ビツト
のビツト長を有する直列出力形シフトレジスタで
その並列出力はラツチ回路３の並列入力にそれぞ
れ接続される。５はアナログデイジタルコンバー
タ（以下ADコンバータと略記する）、５１はその
アナログ信号入力端子、５２はそのクロツク信号
入力端子である。６１，６２，６３，６４はそれ
ぞれプリセツト可能な８ビツトのバイナリカウン
タで第１、第２、第３、第４の番号を付して区別
する。第１のカウンタ６１のプリセツト入力には
ADコンバータ５の出力が接続され、第２のカウ
ンタ６２のプリセツト入力には第１のカウンタ６
１の並列出力が接続され、第３のカウンタ６３の
プリセツト入力には第２のカウンタ６２の並列出
力が接続され、第４のカウンタ６４のプリセツト
入力には第３のカウンタ６３のプリセツト入力が
接続される。４１はクロツクパルスの入力端子
で、同一のクロツクパルスがシフトレジスタ４の
シフトクロツクとして、また同時にカウンタ６
１，６２，６３，６４の直列入力パルスとして加
えられる。シフトレジスタ４は256ビツトで各カ
ウンタ６１，６２，６３，６４は８ビツトである
から、シフトレジスタ４のシフトの１周期と各カ
ウンタ６１，６２，６３，６４の計数位相の１周
期とは等しくなり、共にカウントパルス256個に
相当する。６５，６６，６７，８はそれぞれカウ
ンタ６１，６２，６３，６４のロード信号入力端
子で、端子４１からカウントパルス256個を入力
するごとに端子３１からロード信号を入力してシ
フトレジスタ４の並列出力をラツチ回路３に入力
し、端子６８にロード信号を加えて第３のカウン
タ６３の並列出力を第４のカウンタ６４にプリセ
ツトし、次に端子６７にロード信号を加えて第２
のカウンタ６２の並列出力を第３のカウンタ６３
にプリセツトし、次に端子６６にロード信号を加
えて第１のカウンタ６１の並列出力を第２のカウ
ンタ６２にプリセツトし、最後に端子６５にロー
ド信号を加えてADコンバータ５の出力を第１の
カウンタ６１にプリセツトする。すなわち第１の
カウンタ６１にはADコンバータ５の新しいデー
タがプリセツトされ、第２のカウンタ６２には１
周期前の第１のカウンタ６１のデータがプリセツ
トされ、第３のカウンタ６３には１周期前の第２
のカウンタ６２のデータがプリセツトされ、第４
のカウンタ６４には１周期前の第３のカウンタ６
３のデータがプリセツトされるようにするので、
誤つて前段のカウンタのデータが更新された直後
にその更新されたデータが後段のカウンタにプリ
セツトされることを避けるためには各端子６５，
６６，６７，６８はへのロード信号の従来順序は
理論上は前節で述べた順序に従わねばならぬが、
実際問題としてはロード信号が入力されてからデ
ータがプリセツトされるまでには若干の動作遅延
があるので、この遅延によつて端子３１，６５，
６６，６７，６８に同時に信号を入力してもその
目的を達することができる。第４図のクロツクパ
ルス入力端子４１からシフトレジスタ４と各カウ
ンタ６１，６２，６３，６４に並列に入力するク
ロツクパルスを発生し、このクロツクパルスを分
周してラツチ３のロード信号入力端子３１及び各
カウンタのロード信号入力端子６５，６６，６
７，６８に入力する各信号を発生するためには、
従来公知の回路を用いることができるので、これ
らの回路は第４図には図示してないが、シフトレ
ジスタ４をそのビツト長に等しい段数シフトする
ごとに端子３１にロード信号を加えてシフトレジ
スタ４の並列出力をラツチ回路３にロードし、各
カウンタ６１，６２，６３，６４のロード信号入
力端子６５，６６，６７，６８にロード信号を加
えて各カウンタをそれぞれプリセツトして、次に
端子４１へのクロツクパルスの入力を開始するよ
う制御するすべての回路を、この明細書ではタイ
ミング回路という。
線図で、第３図に示す如き用途のサーマルヘツド
アレイのデータ処理装置を示す。第４図において
１は第３図の１と同一のサーマルヘツドアレイで
256個のサーマルヘツドが符号１００１，１００
２，…１２５６で示すよう配列されているとす
る。但しサーマルヘツドは両端近傍に配列された
もの以外は昇略して示してある。１０はすべての
サーマルヘツドに共通な電源で、２は各サーマル
ヘツドの電流を制御するため各サーマルヘツドに
対応して（すなわち図に示す例では256個）設け
られるスイツチ素子群である。このスイツチ素子
群５の各スイツチ素子はたとえば１個のトランジ
スタ又はダーリントン接続された１組のトランジ
スタ回路等から構成される。３は並列入力並列出
力形のラツチ回路でその出力はスイツチ素子群２
の入力にそれぞれ接続される。３１はラツチ回路
３のロード信号入力端子である。４は256ビツト
のビツト長を有する直列出力形シフトレジスタで
その並列出力はラツチ回路３の並列入力にそれぞ
れ接続される。５はアナログデイジタルコンバー
タ（以下ADコンバータと略記する）、５１はその
アナログ信号入力端子、５２はそのクロツク信号
入力端子である。６１，６２，６３，６４はそれ
ぞれプリセツト可能な８ビツトのバイナリカウン
タで第１、第２、第３、第４の番号を付して区別
する。第１のカウンタ６１のプリセツト入力には
ADコンバータ５の出力が接続され、第２のカウ
ンタ６２のプリセツト入力には第１のカウンタ６
１の並列出力が接続され、第３のカウンタ６３の
プリセツト入力には第２のカウンタ６２の並列出
力が接続され、第４のカウンタ６４のプリセツト
入力には第３のカウンタ６３のプリセツト入力が
接続される。４１はクロツクパルスの入力端子
で、同一のクロツクパルスがシフトレジスタ４の
シフトクロツクとして、また同時にカウンタ６
１，６２，６３，６４の直列入力パルスとして加
えられる。シフトレジスタ４は256ビツトで各カ
ウンタ６１，６２，６３，６４は８ビツトである
から、シフトレジスタ４のシフトの１周期と各カ
ウンタ６１，６２，６３，６４の計数位相の１周
期とは等しくなり、共にカウントパルス256個に
相当する。６５，６６，６７，８はそれぞれカウ
ンタ６１，６２，６３，６４のロード信号入力端
子で、端子４１からカウントパルス256個を入力
するごとに端子３１からロード信号を入力してシ
フトレジスタ４の並列出力をラツチ回路３に入力
し、端子６８にロード信号を加えて第３のカウン
タ６３の並列出力を第４のカウンタ６４にプリセ
ツトし、次に端子６７にロード信号を加えて第２
のカウンタ６２の並列出力を第３のカウンタ６３
にプリセツトし、次に端子６６にロード信号を加
えて第１のカウンタ６１の並列出力を第２のカウ
ンタ６２にプリセツトし、最後に端子６５にロー
ド信号を加えてADコンバータ５の出力を第１の
カウンタ６１にプリセツトする。すなわち第１の
カウンタ６１にはADコンバータ５の新しいデー
タがプリセツトされ、第２のカウンタ６２には１
周期前の第１のカウンタ６１のデータがプリセツ
トされ、第３のカウンタ６３には１周期前の第２
のカウンタ６２のデータがプリセツトされ、第４
のカウンタ６４には１周期前の第３のカウンタ６
３のデータがプリセツトされるようにするので、
誤つて前段のカウンタのデータが更新された直後
にその更新されたデータが後段のカウンタにプリ
セツトされることを避けるためには各端子６５，
６６，６７，６８はへのロード信号の従来順序は
理論上は前節で述べた順序に従わねばならぬが、
実際問題としてはロード信号が入力されてからデ
ータがプリセツトされるまでには若干の動作遅延
があるので、この遅延によつて端子３１，６５，
６６，６７，６８に同時に信号を入力してもその
目的を達することができる。第４図のクロツクパ
ルス入力端子４１からシフトレジスタ４と各カウ
ンタ６１，６２，６３，６４に並列に入力するク
ロツクパルスを発生し、このクロツクパルスを分
周してラツチ３のロード信号入力端子３１及び各
カウンタのロード信号入力端子６５，６６，６
７，６８に入力する各信号を発生するためには、
従来公知の回路を用いることができるので、これ
らの回路は第４図には図示してないが、シフトレ
ジスタ４をそのビツト長に等しい段数シフトする
ごとに端子３１にロード信号を加えてシフトレジ
スタ４の並列出力をラツチ回路３にロードし、各
カウンタ６１，６２，６３，６４のロード信号入
力端子６５，６６，６７，６８にロード信号を加
えて各カウンタをそれぞれプリセツトして、次に
端子４１へのクロツクパルスの入力を開始するよ
う制御するすべての回路を、この明細書ではタイ
ミング回路という。
すなわちADコンバータ５から出力されたデー
タはカウンタを６１→６２→６３→６４と順次移
されてこれらカウンタの計数周期（256個のカウ
ントパルスに相当する周期）の４倍の時間だけ保
持されている。４２は各カウンタ６１，６２，６
３，６４のリツプルキヤリ出力の論理和をとるオ
アゲートでその出力がシフトレジスタ４の入力と
なる。
タはカウンタを６１→６２→６３→６４と順次移
されてこれらカウンタの計数周期（256個のカウ
ントパルスに相当する周期）の４倍の時間だけ保
持されている。４２は各カウンタ６１，６２，６
３，６４のリツプルキヤリ出力の論理和をとるオ
アゲートでその出力がシフトレジスタ４の入力と
なる。
カウントパルス256個に相当する時間を１周期
とし、その周期の開始点でADコンバータ５から
第１のカウンタ６１にプリセツトされる数値をx1
とすると、第１のカウンタ６１に256個のカウン
トパルスが入力した後のその周期の終末には第１
のカウンタ６１の計数値は再びx1となるが、その
間に（256−x1）個のカウントパルスの時点でリツ
プリキヤリが出てゲート４２を経てシフトレジス
タ４に入力されるので、256個のカウントパルス
が入力されたその周期の終末では上述のリツプル
キヤリはシフトレジスタ４の入力端からx1番目の
ビツトとなつていて端子３１へのロード信号によ
りラツチ回路に入力されたスイツチ素子群２を介
してx1番目のサーマルヘツドに通電する。次の周
期の開始点では第１のカウンタ６１の数値x1が第
２のカウンタ６２にプリセツトされ、ADコンバ
ータ５からの新しい数値x2が第１のカウンタ６１
にプリセツトされるので、（256−x1）個のカウン
トパルスの時点で第２のカウンタ６２からリツプ
ルキヤリが、（256−x2）個のカウントパルスの時
点で第１のカウンタ６１からリツプルキヤリが出
てシフトレジスタ４に入力される。このようにし
て１周期ごとに第１のカウンタ６１への入力デー
タは更新されるが、サーマルヘツドは同一のデー
タによつて４周期間通電されることになり、印字
速度を４倍に向上した効果を得ることができる。
すなわち第２図においてt0―t1，t1―t2，t2―t3，
t3―t4をそれぞれ１周期と見做せば図に示すよう
に４周期に等しい通電時間ｔを与えることができ
る。
とし、その周期の開始点でADコンバータ５から
第１のカウンタ６１にプリセツトされる数値をx1
とすると、第１のカウンタ６１に256個のカウン
トパルスが入力した後のその周期の終末には第１
のカウンタ６１の計数値は再びx1となるが、その
間に（256−x1）個のカウントパルスの時点でリツ
プリキヤリが出てゲート４２を経てシフトレジス
タ４に入力されるので、256個のカウントパルス
が入力されたその周期の終末では上述のリツプル
キヤリはシフトレジスタ４の入力端からx1番目の
ビツトとなつていて端子３１へのロード信号によ
りラツチ回路に入力されたスイツチ素子群２を介
してx1番目のサーマルヘツドに通電する。次の周
期の開始点では第１のカウンタ６１の数値x1が第
２のカウンタ６２にプリセツトされ、ADコンバ
ータ５からの新しい数値x2が第１のカウンタ６１
にプリセツトされるので、（256−x1）個のカウン
トパルスの時点で第２のカウンタ６２からリツプ
ルキヤリが、（256−x2）個のカウントパルスの時
点で第１のカウンタ６１からリツプルキヤリが出
てシフトレジスタ４に入力される。このようにし
て１周期ごとに第１のカウンタ６１への入力デー
タは更新されるが、サーマルヘツドは同一のデー
タによつて４周期間通電されることになり、印字
速度を４倍に向上した効果を得ることができる。
すなわち第２図においてt0―t1，t1―t2，t2―t3，
t3―t4をそれぞれ１周期と見做せば図に示すよう
に４周期に等しい通電時間ｔを与えることができ
る。
以上の記述においては説明の便宜のため、サー
マルヘツドアレイ１のサーマルヘツド数を256個
とし、カウンタの総数を４個とし、したがつて各
データに対応し選択したサーマルヘツドに４周期
間通電する例を述べたが、これらの数値を任意に
選び得ることは明らかである。また第４図に示す
例ではADコンバータの出力を記録する場合につ
いて説明したが、ADコンバータの出力に限らず
一般にビツト並列出力形のデイジタル信号源から
のデイジタル信号の記録に用い得ることは明らか
である。さらに直列変換回路を付加してビツト直
列形のデイジタル信号を記録し得ることは申すま
でもない。
マルヘツドアレイ１のサーマルヘツド数を256個
とし、カウンタの総数を４個とし、したがつて各
データに対応し選択したサーマルヘツドに４周期
間通電する例を述べたが、これらの数値を任意に
選び得ることは明らかである。また第４図に示す
例ではADコンバータの出力を記録する場合につ
いて説明したが、ADコンバータの出力に限らず
一般にビツト並列出力形のデイジタル信号源から
のデイジタル信号の記録に用い得ることは明らか
である。さらに直列変換回路を付加してビツト直
列形のデイジタル信号を記録し得ることは申すま
でもない。
以上のようにこの発明によれば簡単な回路によ
つてサーマルヘツドアレイに対するデータ処理を
行うことができる。
つてサーマルヘツドアレイに対するデータ処理を
行うことができる。
第１図はサーマルヘツドの温度の時間的変化の
時間的変化の一例を示すグラフ、第２図は複数個
のサーマルヘツドの並列加熱の一例を示す動作タ
イムチヤート、第３図はアナログ量の変化を記録
するに用いるサーマルヘツドアレイの構成を示す
略平面図、第４図はこの発明の一実施例を示すブ
ロツク結線図である。 １……サーマルヘツドアレイ、２……スイツチ
素子群、３……ラツチ回路、４……直列入力並列
出力形シフトレジスタ、４２……オアゲート、５
……ADコンバータ、６１，６２，６３，６４…
…それぞれプリセツト可能なカウンタ。
時間的変化の一例を示すグラフ、第２図は複数個
のサーマルヘツドの並列加熱の一例を示す動作タ
イムチヤート、第３図はアナログ量の変化を記録
するに用いるサーマルヘツドアレイの構成を示す
略平面図、第４図はこの発明の一実施例を示すブ
ロツク結線図である。 １……サーマルヘツドアレイ、２……スイツチ
素子群、３……ラツチ回路、４……直列入力並列
出力形シフトレジスタ、４２……オアゲート、５
……ADコンバータ、６１，６２，６３，６４…
…それぞれプリセツト可能なカウンタ。
Claims (1)
- １ 複数個のサーマルヘツドを配列して構成する
サーマルヘツドアレイ、このサーマルヘツドアレ
イの各サーマルヘツドの加熱を制御するそれぞれ
の並列出力を有する並列入力並列出力形ラツチ回
路、このラツチ回路の並列入力端子のそれぞれに
接続される並列出力端子を有する直列入力並列出
力形シフトレジスタ、このシフトレジスタのビツ
ト長と同一の計数周期を有しプリセツト可能なカ
ウンタＮ個の接続回路であつて、第１のカウンタ
のプリセツト入力端子にビツト並列出力形のデイ
ジタル信号源を接続し第２のカウンタのプリセツ
ト入力端子に上記第１のカウンタの並列出力を接
続し、順次このようにして第Ｎのカウンタのプリ
セツト入力端子に第Ｎ―１のカウンタの並列出力
を接続し上記Ｎ個のカウンタのすべての直列入力
端子と上記シフトレジスタのクロツク端子に同一
のクロツクパルスを並列に入力するように接続し
たカウンタ接続回路、上記Ｎ個のカウンタのすべ
てのリツプルキヤリ出力の論理和を上記シフトレ
ジスタの直列入力端子に接続するゲート回路、上
記シフトレジスタをそのビツト長に等しい段数シ
フトするごとに上記シフトレジスタの並列出力を
上記ラツチ回路にロードし、上記第Ｎのカウンタ
に上記第Ｎ―１のカウンタの並列出力をプリセツ
トした後上記第Ｎ―１のカウンタに第Ｎ―２のカ
ウンタの並列出力をプリセツトし、順次このよう
にして上記第１のカウンタの並列出力を上記第２
のカウンタにプリセツトした後上記第１のカウン
タに上記デイジタル信号源からの信号をプリセツ
トして次に上記Ｎ個のカウンタのすべての直列入
力端子と上記シフトレジスタのクロツク端子への
クロツクパルスの入力を開始するタイミング回路
を備えたことを特徴とするサーマルヘツドアレイ
のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12211979A JPS5646780A (en) | 1979-09-25 | 1979-09-25 | Data processing unit for thermal head array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12211979A JPS5646780A (en) | 1979-09-25 | 1979-09-25 | Data processing unit for thermal head array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5646780A JPS5646780A (en) | 1981-04-28 |
| JPS6147366B2 true JPS6147366B2 (ja) | 1986-10-18 |
Family
ID=14828087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12211979A Granted JPS5646780A (en) | 1979-09-25 | 1979-09-25 | Data processing unit for thermal head array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5646780A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142170A (ja) * | 1986-12-03 | 1988-06-14 | 株式会社 本田ロツク | 車両用施開錠装置 |
| JPH02144972U (ja) * | 1989-05-12 | 1990-12-10 | ||
| KR20240173821A (ko) * | 2023-06-07 | 2024-12-16 | 한국원자력연구원 | 양극활물질 및 이를 포함하는 리튬 이차전지 |
| KR102766282B1 (ko) * | 2023-12-05 | 2025-02-12 | 한국원자력연구원 | 양극 활물질의 제조 방법 및 이로부터 제조된 양극 활물질 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457819A (en) * | 1993-03-29 | 1995-10-17 | Trion Corporation | Baseball glove having an adjustable wrist protector |
| JP3989691B2 (ja) | 2001-04-06 | 2007-10-10 | 美津濃株式会社 | 野球用グラブ |
| CN113580775B (zh) * | 2021-08-02 | 2022-07-19 | 百瑞互联集成电路(上海)有限公司 | 热敏打印机的加热控制方法、装置、系统、介质及设备 |
-
1979
- 1979-09-25 JP JP12211979A patent/JPS5646780A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142170A (ja) * | 1986-12-03 | 1988-06-14 | 株式会社 本田ロツク | 車両用施開錠装置 |
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| KR20240173821A (ko) * | 2023-06-07 | 2024-12-16 | 한국원자력연구원 | 양극활물질 및 이를 포함하는 리튬 이차전지 |
| KR102766282B1 (ko) * | 2023-12-05 | 2025-02-12 | 한국원자력연구원 | 양극 활물질의 제조 방법 및 이로부터 제조된 양극 활물질 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5646780A (en) | 1981-04-28 |
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