JPH0533076Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、複数のカウント情報と進行するカウ
ント数とを比較し、両者が一致する場合に一致出
力を発する複数系統一致回路に係り、特にサーマ
ルヘツド、ワイヤドツトヘツド等の印字素子への
通電時間の制御回路に有用な複数系統一致回路に
関する。

〔従来の技術〕

一般に、サーマルヘツドを用いた熱転写プリン
タやワイヤドツトヘツドを用いたワイヤドツトプ
リンタ等においては、各ヘツドを構成する多数の
印字素子への通電時間を、印字指令に応じてそれ
ぞれ適正長さとさせて、印加エネルギを制御し
て、印字濃度が均一な印字を施すようにしてい
る。

これらの各印字素子への通電時間を制御するた
めに、従来は第５図に示す一致回路を用いてい
た。

第４図は従来例が適用されているワイヤドツト
プリンタのヘツド部分を示しており、ワイヤドツ
トヘツド１は円柱状のプラテン２に対向するとと
もにプラテン２の長手方向に往復移動自在にして
設けられている。このワイヤドツトヘツド１内に
はワイヤドツトヘツド１の移動時にワイヤドツト
ヘツド１から突出入してインクリボン３および用
紙４をプラテン２に押打して用紙４上に印字を施
す複数（例えばｐ個）のワイヤ５₁，５₂…５_Pと、
各ワイヤ５₁，５₂…５_Pをそれぞれ駆動する駆動
コイル（図示せず）が内装されている。

第５図に示す従来例の複数系統一致回路は、こ
れらの各駆動コイルへの通電パルス幅を調整し
て、各ワイヤ５₁，５₂…５_Pの印加エネルギを適
正なものとするものであり、しかもワイヤドツト
ヘツド１が各ワイヤ５₁，５₂…５_Pの直径と等距
離を移動する時間を１サイクルとし、各サイクル
毎に前記パルス幅の調整を行なう出力を発するよ
うに形成されている。この従来の複数系統一致回
路においては、通電制御すべき印字素子であるワ
イヤ５₁，５₂…５_Pがｐ個であるので、ｐ個のｎ
ビツトダウンカウンタ６₁，６₂…６_Pを設けてい
る。これらのｎビツトダウンカウンタ６₁，６₂…
６_Pは同一のクロツク（図示せず）に接続されて、
同一のクロツク信号CLKを受けるようにされて
おり、更に、各ｎビツトダウンカウンタ６₁，６₂
…６_Pにはそれぞれの担当する各ワイヤ５₁，５₂
…５_Pの各サイクルにおけるパルス幅を決定する
カウント情報７₁，７₂…７_Pが入力されるように
形成されている。そして、各ｎビツトダウンカウ
ンタ６₁，６₂…６_Pは、クロツク信号CLKを受け
て１サイクル間にｎビツトだけダウンカウントを
進行させるとともに、この減算されて行くカウン
ト数とそれぞれに入力されて来たカウント情報７
_１，７₂…７_Pとが一致した時に得られるボローを、
負の出力₁，₂…_Pとして印字素子
駆動部８へ向けて発する。この印字素子駆動部８
は各出力₁，₂…_Pに応じたパルス
幅の通電パルスを発生させて、ワイヤドツトヘツ
ド１へ出力し、各ワイヤ５₁，５₂…５_Pを駆動さ
せる。

以上の動作が各サイクル毎に繰返されて印字指
令に応じた印字が施される。

〔考案が解決しようとする問題点〕

しかしながら、第５図に示す従来例において
は、ｎビツトダウンカウンタは通電制御すべき印
字素子すなわちワイヤの数だけ必要となり、最近
の高密度化した印字ヘツドにそのまま適用すると
ｎビツトダウンカウンタの必要個数が増大し、信
号処理のゲート数も多くなり、構成が複雑とな
り、更にコストも高くなる等の問題点があつた。

本考案はこれらの点に鑑みてなされたものであ
り、１個のカウンタにより複数のカウント情報に
対する一致を検出するとともに、それぞれに応じ
た出力を発することができ、従来例に比べてカウ
ントの個数を低減させるとともに構造を簡単かつ
コンパクトとし、コストも低廉な複数系統一致回
路を提供することを目的とする。

〔問題点を解決するための手段〕

本考案の複数系統一致回路は、クロツクからの
入力に基づいてｎビツトのカウントを順に出力す
るｎビツトカウンタと、このｎビツトカウンタの
出力側に並列に接続されている複数の一致検出回
路であつて、それぞれに入力されるカウント情報
と前記ｎビツトカウンタの出力であるカウント数
とが一致している場合に一致出力を発する複数の
一致検出回路とをもつて形成されていることを特
徴とする。

〔作用〕

本考案の複数系統一致回路によれば、１個のｎ
ビツトカウンタがクロツクからのクロツク信号を
受けることによりｎビツトのカウントを進行さ
せ、複数の一致検出回路へカウント数を出力す
る。各一致検出回路においてはそれぞれに入力さ
れて来るカウント情報と前記ｎビツトカウンタか
ら入力されて来るカウント数とが一致した時に一
致出力を発生し、各印字素子を駆動するパルスの
パルス幅を決定する信号として次段に向けて送出
する。

これにより印加エネルギが適正に調整された印
字が施される。

〔実施例〕

以下、本考案の実施例を第１図から第３図につ
いて説明する。

第１図は本考案の一実施例の全体を示し、従来
と同様にｐ個のワイヤ５₁，５₂…５_Pへ通電する
パルス幅を調整するようにしたものである。

第１図において、符号１１はｎビツトカウンタ
である。本実施例においては、１個のｎビツトカ
ウンタ１１を用いてｐ個の負の出力₁，
OUT₂…_Pを発するようにしている。このｎ
ビツトカウンタ１１はクロツク（図示せず）から
のクロツク信号CLKを受けて、各ワイヤ５₁，５₂
…５_Pによる印字動作の１サイクル中にQ₁，Q₂…
Q_oのカウント数を出力する。このｎビツトカウ
ンタ１１の出力側にはｐ個の一致検出回路１２₁，
１２₂…１２_Pがそれぞれの一方の入力側端子Ａを
もつて並列に接続されている。各一致検出回路１
２₁，１２₂…１２_Pの他方の入力側端子Ｂには、
それぞれワイヤ５₁，５₂…５_Pに対するパルス幅
を決定する内容を有するカウント情報１３₁，１
３₂…１３_Pが入力されるように形成されている。
各一致検出回路１２₁，１２₂…１２_Pとしては、
例えば第２図に示すように、２個の入力側端子
Ａ，Ｂにｎ個の排他的論理和回路１４₁，１４₂…
１４_oを並列に接続するとともに各排他的論理和
回路１４₁，１４₂…１４_oの出力を多入力OR回路
１５に導びき、この多入力OR回路１５の出力を
各一致検出回路１２₁，１２₂…１２_Pの負の出力
OUT₁，₂…_Pとする。

次に、各一致検出回路１２₁，１２₂…１２_Pの
２個の入力側端子Ａ，Ｂに入力されるｎビツトカ
ウンタ１１の出力および各カウント情報１３₁，
１３₂…１３_Pの内容を、パルス幅を示す第３図に
基づいて説明する。第３図は各ワイヤ５₁，５₂…
５_Pを駆動するパルスP₁，P₂…P_Pのパルス幅を２
サイクルに亘つて示している。本実施例において
は、各パルスP₁，P₂…P_Pは、立下がり時期を各
サイクルの終期と同期させ、立上がり時期を各サ
イクル途中としてパルス幅を調整するようにされ
ている。そして、各サイクルの長さはｎビツトカ
ウンタ１１がｎビツトをカウントする長さとされ
る。従つて、各一致検出回路１２₁，１２₂…１２
_Ｐの入力側端子Ａがｎビツトカウンタ１１より受
ける入力は、１サイクルをｎ等分する間隔で発せ
られるA₁，A₂…A_oのｎ個のカウント数である。
一方、各カウント情報１３₁，１３₂…１３_Pは、
各パルスP₁，P₂…P_Pの立上がり時がA₁〜A_oのう
ちのいずれであるかを示すものであり、A₁〜A_o
に相当するB₁〜B₂のうちから適正なものを選択
した内容とされる。

次に、本実施例の作用を説明する。

本実施例の構成各部はプリンタのホストコンピ
ユータから発せられる印字指令によつて動作を制
御される。

印字指令が発せられると、ｎビツトカウンタ１
１はクロツク信号CLKを受けて１サイクル中に
ｎビツトの出力Q₁〜Q_oを発して、各一致検出回
路１２₁，１２₂…１２_Pの一方の入力側端子Ａに
それぞれA₁〜A_oを入力させる。同時に、各一致
検出回路１２₁，１２₂…１２_Pの他方の入力側端
子ＢにはそれぞれパルスP₁，P₂…P_Pの立ち上が
り時期を決める内容に応じたB₁〜B_oのいずれか
１個例えばBiが各カウント情報１３₁，１３₂…１
３_Pとして入力される。そして、各一致検出回路
１２₁，１２₂…１２_Pにおいては、ｎビツトカウ
ンタ１１からの入力が入力Biと一致するAiとな
ると多入力OR回路１５から負の出力₁，
OUT₂…_Pを印字素子駆動部８に向けて発す
る。この印字素子駆動部８は、各出力₁，
OUT₂…_Pに応じて各パルスP₁，P₂…P_Pの立
ち上がり時期を決定し、それぞれ適正パルス幅を
有するパルスP₁，P₂…P_Pをワイヤドツトヘツド
１へ発信し、各ワイヤ５₁，５₂…５_Pによりそれ
ぞれ適正な印加エネルギをもつて印字を行なわせ
る。

以上の動作が印字指令に応じて各サイクル毎に
繰返されることにより、濃度むらのない高品位な
印字が施される。

なお、前記実施例においては各一致検出回路１
２₁，１２₂…１２_Pから従来と同様に負の出力
OUT₁，₂…_Pを得るために、各排他的
論理和回路１４₁，１４₂…１４_oを多入力OR回路
１５に接続したが、正の出力を得る場合には多入
力OR回路１５に代えて多入力NOR回路を用いれ
ばよい。

また、前記実施例はワイヤドツトヘツド１の制
御に適用する場合について説明したが、本考案は
カウント情報を同様にして、制御、処理する他の
場合にも適用することができる。

また、本考案は前記実施例に限定されるもので
はなく、必要に応じて変更することができる。

〔考案の効果〕

このように本考案の複数系統一致回路は、構成
ゲート数の多いカウントを１個とするとともに、
構成ゲート数の少ない一致検出回路を用いている
ので、従来例に比べて構成ゲート数が少なくな
り、また、高価なカウントも少量で済み、構造が
簡単となり、コストも低廉となる。また、例え
ば、８系統の情報を処理する場合について従来例
と本考案とを比較すると、ゲート数は従来の約1/
２に減少された。従つて、処理すべき系統数や出
力数が多くなるほどゲート数削減、構造の簡素化
の効果は大きくなり、極めて有効なものとなる。

【図面の簡単な説明】

第１図から第３図は本考案の複数系統一致回路
の一実施例を示し、第１図は全体構成を示すブロ
ツク図、第２図は一致検出回路の一例を示す論理
回路図、第３図は本実施例によつて発せられる各
パルスの状態を示す線図、第４図は従来の複数系
統一致回路が適用されているワイヤドツトヘツド
部分を示す側面図、第５図は従来の複数系統一致
回路を示すブロツク図である。 １……ワイヤドツトヘツド、５₁〜５_P……ワイ
ヤ、８……印字素子駆動部、１１……ｎビツトカ
ウンタ、１２₁〜１２_P……一致検出回路、１３₁
〜１３_P……カウント情報、１４₁〜１４_o……排
他的論理和回路、１５……多入力OR回路。

Claims (1)

【実用新案登録請求の範囲】
1. クロツクからの入力に基づいてｎビツトのカウ
   ントを順に出力するｎビツトカウンタと、このｎ
   ビツトカウンタの出力側に並列に接続されている
   複数の一致検出回路であつて、それぞれに入力さ
   れるカウント情報と前記ｎビツトカウンタの出力
   であるカウント数とが一致している場合に一致出
   力を発する複数の一致検出回路とを有する複数系
   統一致回路。