JPS6146505A - 定電圧電源回路 - Google Patents
定電圧電源回路Info
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- JPS6146505A JPS6146505A JP16804184A JP16804184A JPS6146505A JP S6146505 A JPS6146505 A JP S6146505A JP 16804184 A JP16804184 A JP 16804184A JP 16804184 A JP16804184 A JP 16804184A JP S6146505 A JPS6146505 A JP S6146505A
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- JP
- Japan
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- voltage
- transistor
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- vin
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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- Engineering & Computer Science (AREA)
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- Automation & Control Theory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、直列制御型定電圧電源回路、特にトランジ
スタ固有の耐圧以上の入力電圧を加えることができる定
電圧電源回路に関する。
スタ固有の耐圧以上の入力電圧を加えることができる定
電圧電源回路に関する。
この種の定電圧電源回路の従来装置として第２図に示す
ような回路が知られている。第２図に示す定電圧電源回
路はパストランジスタＱ１と、制御トランジスタＱｚと
、基盤電圧となるツェナダイオードＺＤＩ と、フィー
ドバック抵抗Ｒ８およびＲ２と、トランジスタＱ、、Ｑ
、、Ｑ、、と抵抗Ｒ２から成るバイアス電流源１とから
構成されている。 このような回路によれば、負荷電流■、を駆動するに充
分足りるバイアス電流■５をバイアス電流回路１で発生
させ、この電流ＩｓをパストランジスタＱ、のベース電
流■、と制御トランジスタＱ冨のコレクタ電流！富とに
分流させる。制御トランジスタＱ２は比較器を構成し、
ツェナダイオードＺ・Ｄ＋で得られる基準電圧ｖ２Ｉと
出力電圧Ｖ ｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧と
で比較駆動され、出力電圧ｖ６□が一定になるように前
記トランジスタＱ２のコレクタ電流Ｉ、を制御する。出
力電圧Ｖ。、、ｔは次に示す（１）式で与えられ、基準
電圧ＶＺＩが確保できる入力電圧以上であれば入力電圧
■！７の大きさに依存しないため、広い範囲で定電圧出
力Ｖ０３、が得られる。 Ｒ，＋Ｒ雪 ■、、□＝ （Ｖ□＋Ｖｍｉ） Ｘ □−−
−−−−−−− ＋１）但し、Ｖａｔ：Ｑｇベース・エ
ミッタ間耐圧。 ところが、このような従来回路によれば、パストランジ
スタＱ、のコレクタ・エミッタ間に加わる電圧ｖｃ！は
、Ｖｃｔ＝ Ｖｔａ Ｖｏａｔ テあり、実際に許容
できる最大入力電圧は前記パストランジスタＱ、のコレ
クタ・エミッタ間耐圧ＢＶｃｔｏで制約される。このこ
とは、特に集積回路等の電源として応用する場合、前記
パストランジスタＱＩ以外の殆んどの回路は低耐圧設計
で可能であるにもかかわらず、全回路を新たな高耐圧プ
ロセスで設計するか、パストランジスタＱＩのみを集積
回路外に外出しする必要があり、他の特性を犠牲にした
りコストアップを招く等の欠点があった。
ような回路が知られている。第２図に示す定電圧電源回
路はパストランジスタＱ１と、制御トランジスタＱｚと
、基盤電圧となるツェナダイオードＺＤＩ と、フィー
ドバック抵抗Ｒ８およびＲ２と、トランジスタＱ、、Ｑ
、、Ｑ、、と抵抗Ｒ２から成るバイアス電流源１とから
構成されている。 このような回路によれば、負荷電流■、を駆動するに充
分足りるバイアス電流■５をバイアス電流回路１で発生
させ、この電流ＩｓをパストランジスタＱ、のベース電
流■、と制御トランジスタＱ冨のコレクタ電流！富とに
分流させる。制御トランジスタＱ２は比較器を構成し、
ツェナダイオードＺ・Ｄ＋で得られる基準電圧ｖ２Ｉと
出力電圧Ｖ ｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧と
で比較駆動され、出力電圧ｖ６□が一定になるように前
記トランジスタＱ２のコレクタ電流Ｉ、を制御する。出
力電圧Ｖ。、、ｔは次に示す（１）式で与えられ、基準
電圧ＶＺＩが確保できる入力電圧以上であれば入力電圧
■！７の大きさに依存しないため、広い範囲で定電圧出
力Ｖ０３、が得られる。 Ｒ，＋Ｒ雪 ■、、□＝ （Ｖ□＋Ｖｍｉ） Ｘ □−−
−−−−−−− ＋１）但し、Ｖａｔ：Ｑｇベース・エ
ミッタ間耐圧。 ところが、このような従来回路によれば、パストランジ
スタＱ、のコレクタ・エミッタ間に加わる電圧ｖｃ！は
、Ｖｃｔ＝ Ｖｔａ Ｖｏａｔ テあり、実際に許容
できる最大入力電圧は前記パストランジスタＱ、のコレ
クタ・エミッタ間耐圧ＢＶｃｔｏで制約される。このこ
とは、特に集積回路等の電源として応用する場合、前記
パストランジスタＱＩ以外の殆んどの回路は低耐圧設計
で可能であるにもかかわらず、全回路を新たな高耐圧プ
ロセスで設計するか、パストランジスタＱＩのみを集積
回路外に外出しする必要があり、他の特性を犠牲にした
りコストアップを招く等の欠点があった。
この発明の目的は、前記従来装置の欠点を除去し、広い
入力電圧範囲、特にトランジスタのＢＶｃｉ。 耐圧以上の高い入力電圧を加えることのできる定電圧電
源回路を提供することにある。
入力電圧範囲、特にトランジスタのＢＶｃｉ。 耐圧以上の高い入力電圧を加えることのできる定電圧電
源回路を提供することにある。
この発明は、パストランジスタと入力端との間にトラン
ジスタを直列に接続し、このトランジスタＱ６のベース
にバイアス電流源と連動するトランジスタＱ？とツェナ
ダイオードｚＤ、を接続したクランプ回路を設けた点に
あり、これにより前記パストランジスタのコレクタ電位
をツェナダイオードでクランプするように構成、ツェナ
ダイオードのツェナ電圧をパストランジスタのコレクタ
・エミッタ間耐圧より小さく選ぶことによって、ツェナ
電圧ＶＨを超える入力電圧分をパストランジスタに直列
に接続されたトランジスタに分担さ七るようにしたもの
である。
ジスタを直列に接続し、このトランジスタＱ６のベース
にバイアス電流源と連動するトランジスタＱ？とツェナ
ダイオードｚＤ、を接続したクランプ回路を設けた点に
あり、これにより前記パストランジスタのコレクタ電位
をツェナダイオードでクランプするように構成、ツェナ
ダイオードのツェナ電圧をパストランジスタのコレクタ
・エミッタ間耐圧より小さく選ぶことによって、ツェナ
電圧ＶＨを超える入力電圧分をパストランジスタに直列
に接続されたトランジスタに分担さ七るようにしたもの
である。
第１図は、この発明の一実施例を示すもので、第２図の
従来回路と同一回路部分は第２図と同一符号を付しであ
る。第１図において、パストランジスタＱ、のコレクタ
にはトランジスタＱ６のエミッタが接続され、このトラ
ンジスタＱ、のコレクタを入力端Ｖ！ＩＩに接続されて
いる。前記トランジスタＱ、のベースにはアノードを接
地したツェナダイオードＺ Ｄ ｔのカソードとトラン
ジスタＱ。 のコレクタが接続されている。トランジスタ固有のエミ
ッタは入力端ｖ１に接続され、トランジスタＱ、のベー
スはバイアス電流源１のトランジスタＱ、のベースに接
続されることによって、前記バイアス電流源１に連動し
たバイアス電流Ｉ、がトランジスタＱ６およびツェナダ
イオードＺＤ。 に゛供給される。このバイアス電流１？ （あるいは
、Ｉｔ（又はＩ ｓ） ＝ Ｋ Ｘ−一τ−−−−−−
・・−・・−・−・−・−・（２）但しに：比例定数、
Ｖ、ｚ：Ｑｓのベース・エミッタ間電圧。 ところで第１図において、定電圧出力Ｖ ｏａｔを発生
する基本動作は第２図で述べた従来回路と同一であるの
で説明を割合し、入力電圧範囲がトランジスタ固有のコ
レクタ・エミッタ間耐圧ＢＶＣＥＯを超えて拡張される
動作原理について説明する。 入力電圧ＶｉｅがツェナダイオードＺ Ｄ ｚのツェナ
電圧ＶＺＫに対してｖｉｆｉ≦ＶＨの場合、前記バイア
ス電流！、のすべでがトランジスタＱ、のベース電流と
なりトランジスタＱ６は導通する。従って、トランジス
タＱ、のエミッタ電位（すなわちトランジスタＱ、のコ
レクタ電位）は（３）式となる。 Ｖ Ａｍ −Ｖ ｍ ｔ ＃ Ｖ ｉ １１−−−−
−−−−−−−−−−−− （３）但し、Ｖ□：Ｑ６の
ベース・エミッタ間電圧。 次に、Ｖ 直ＩＩ ＞ Ｖ ｍｌの場合、トランジスタ
Ｑ、のベース電流がツェナ電圧Ｖｇｇでクランプされる
ため計う″′３夕Ｑｈｑ）″９・タ電イ立（す“わちト
ランジスタＱ、のコレクタ電位）は（４）式となり略一
定となる。 ｖ２□−ＶＯ＃Ｖａ！ −−・−・・・−・−・−・−
・−・・・−（４＋但し、ＶＩＥｊＱ＆のベース・エミ
ッタ間電圧。 従って、ツェナ電圧■。を超えた入力電圧（ｖｉ”’−
Ｖｚｔ）はトランジスタＱ＆のコレクタ・エミッタ間電
圧となり、入力電圧Ｖ！＊（厳密には入力電圧■ｉと出
力電圧Ｖ ｏａｔとの差電圧）をトランジスタＱｌ と
トランジスタＱ、とで分担したことになる。 このようにツェナダイオードＺＤ、のツェナ電圧ＶＺｔ
はトランジスタＱ１のコレクタ・エミッタ間耐圧ＢＶｃ
ｚ。より小さい値に選定することによりトランジスタＱ
ｌのコレクタ・エミッタ間にかかる電圧を耐圧以内に押
さえることができるとともに、入力電圧Ｖｉ、はツェナ
電圧Ｖｚｇ＋Ｑ、のコレクタ・エミッタ耐圧ＢＶｅｘｅ
まで加えることができる。今までの説明では入力電圧上
限の拡張原理について述べたが、一方定電圧回路として
重要な特性に入力電圧下限値の問題がある。ここでいう
入力電圧下限値とは規定された定電圧出力Ｖ ａｎｔを
出力するために必要な最低入力電圧をいう。 は例えば第２図の従来回路においてはトランジスタＱ１
のベース電流の供給電位がトランジスタＱ１のコレクタ
電位であるためトランジスタＱ、は完全に飽和せず、出
力電圧Ｖ ｏａｔ 十約０．７〜１．Ｏｖの入力電圧Ｖ
ｉａを必要とする。第１図に示す本発明の実施例におい
ては、トランジスタＱ、は前述の理由により約０．７〜
１．Ｏｖの電圧を残すが、この電圧がトランジスタＱｌ
のベースバイアス電圧となりトランジスタＱ、を完全に
飽和させる効果がある。従ってトランジスタＱ、とトラ
ンジスタＱ。 の直列回路であるにもかかわらず、従来回路に対して僅
かの飽和電圧（約０．２Ｖ）の増加のみで達成できる。
従来回路と同一回路部分は第２図と同一符号を付しであ
る。第１図において、パストランジスタＱ、のコレクタ
にはトランジスタＱ６のエミッタが接続され、このトラ
ンジスタＱ、のコレクタを入力端Ｖ！ＩＩに接続されて
いる。前記トランジスタＱ、のベースにはアノードを接
地したツェナダイオードＺ Ｄ ｔのカソードとトラン
ジスタＱ。 のコレクタが接続されている。トランジスタ固有のエミ
ッタは入力端ｖ１に接続され、トランジスタＱ、のベー
スはバイアス電流源１のトランジスタＱ、のベースに接
続されることによって、前記バイアス電流源１に連動し
たバイアス電流Ｉ、がトランジスタＱ６およびツェナダ
イオードＺＤ。 に゛供給される。このバイアス電流１？ （あるいは
、Ｉｔ（又はＩ ｓ） ＝ Ｋ Ｘ−一τ−−−−−−
・・−・・−・−・−・−・（２）但しに：比例定数、
Ｖ、ｚ：Ｑｓのベース・エミッタ間電圧。 ところで第１図において、定電圧出力Ｖ ｏａｔを発生
する基本動作は第２図で述べた従来回路と同一であるの
で説明を割合し、入力電圧範囲がトランジスタ固有のコ
レクタ・エミッタ間耐圧ＢＶＣＥＯを超えて拡張される
動作原理について説明する。 入力電圧ＶｉｅがツェナダイオードＺ Ｄ ｚのツェナ
電圧ＶＺＫに対してｖｉｆｉ≦ＶＨの場合、前記バイア
ス電流！、のすべでがトランジスタＱ、のベース電流と
なりトランジスタＱ６は導通する。従って、トランジス
タＱ、のエミッタ電位（すなわちトランジスタＱ、のコ
レクタ電位）は（３）式となる。 Ｖ Ａｍ −Ｖ ｍ ｔ ＃ Ｖ ｉ １１−−−−
−−−−−−−−−−−− （３）但し、Ｖ□：Ｑ６の
ベース・エミッタ間電圧。 次に、Ｖ 直ＩＩ ＞ Ｖ ｍｌの場合、トランジスタ
Ｑ、のベース電流がツェナ電圧Ｖｇｇでクランプされる
ため計う″′３夕Ｑｈｑ）″９・タ電イ立（す“わちト
ランジスタＱ、のコレクタ電位）は（４）式となり略一
定となる。 ｖ２□−ＶＯ＃Ｖａ！ −−・−・・・−・−・−・−
・−・・・−（４＋但し、ＶＩＥｊＱ＆のベース・エミ
ッタ間電圧。 従って、ツェナ電圧■。を超えた入力電圧（ｖｉ”’−
Ｖｚｔ）はトランジスタＱ＆のコレクタ・エミッタ間電
圧となり、入力電圧Ｖ！＊（厳密には入力電圧■ｉと出
力電圧Ｖ ｏａｔとの差電圧）をトランジスタＱｌ と
トランジスタＱ、とで分担したことになる。 このようにツェナダイオードＺＤ、のツェナ電圧ＶＺｔ
はトランジスタＱ１のコレクタ・エミッタ間耐圧ＢＶｃ
ｚ。より小さい値に選定することによりトランジスタＱ
ｌのコレクタ・エミッタ間にかかる電圧を耐圧以内に押
さえることができるとともに、入力電圧Ｖｉ、はツェナ
電圧Ｖｚｇ＋Ｑ、のコレクタ・エミッタ耐圧ＢＶｅｘｅ
まで加えることができる。今までの説明では入力電圧上
限の拡張原理について述べたが、一方定電圧回路として
重要な特性に入力電圧下限値の問題がある。ここでいう
入力電圧下限値とは規定された定電圧出力Ｖ ａｎｔを
出力するために必要な最低入力電圧をいう。 は例えば第２図の従来回路においてはトランジスタＱ１
のベース電流の供給電位がトランジスタＱ１のコレクタ
電位であるためトランジスタＱ、は完全に飽和せず、出
力電圧Ｖ ｏａｔ 十約０．７〜１．Ｏｖの入力電圧Ｖ
ｉａを必要とする。第１図に示す本発明の実施例におい
ては、トランジスタＱ、は前述の理由により約０．７〜
１．Ｏｖの電圧を残すが、この電圧がトランジスタＱｌ
のベースバイアス電圧となりトランジスタＱ、を完全に
飽和させる効果がある。従ってトランジスタＱ、とトラ
ンジスタＱ。 の直列回路であるにもかかわらず、従来回路に対して僅
かの飽和電圧（約０．２Ｖ）の増加のみで達成できる。
この発明によれば、直列制御型定電圧回路におけるパス
トランジスタと入力端の間にトランジスタとツェナダイ
オードによるクランプ回路を接続し、前記パストランジ
スタのベースバイアス点を前記クランプ回路を構成する
トランジスタのコレクタに接続することによって、入力
電圧下限値の増加を最小限としながら入力電圧上限の拡
張をはかることができる。特に集積回路では、コストア
ップの要因となる高耐圧プロセスを必要とせず、また部
品の外出しによるコストアップ等を回避できるという利
点を有する。
トランジスタと入力端の間にトランジスタとツェナダイ
オードによるクランプ回路を接続し、前記パストランジ
スタのベースバイアス点を前記クランプ回路を構成する
トランジスタのコレクタに接続することによって、入力
電圧下限値の増加を最小限としながら入力電圧上限の拡
張をはかることができる。特に集積回路では、コストア
ップの要因となる高耐圧プロセスを必要とせず、また部
品の外出しによるコストアップ等を回避できるという利
点を有する。
第１図は本発明の一実施例を示す直列制御型定電圧回路
例の回路図、第２図は従来装置を示す回路図である。 Ｑ Ｉ、 Ｑ ｔ、 Ｑ ６、ｊ ＮＰＮ型トランジス
タ、Ｑ ｓ、 Ｑ ４゜Ｑ ｓ、Ｑ ｔ ： Ｐ Ｎ
Ｐ型トランジスタ、ＺＤ＋、ＺＤｔ ：ツェナダイ
オード、Ｒ３−Ｒ２：抵抗、■！、１：入力電圧（入力
端）、Ｖ、、ｔ：出力電圧（出力端）。 駆１い 断ζ図
例の回路図、第２図は従来装置を示す回路図である。 Ｑ Ｉ、 Ｑ ｔ、 Ｑ ６、ｊ ＮＰＮ型トランジス
タ、Ｑ ｓ、 Ｑ ４゜Ｑ ｓ、Ｑ ｔ ： Ｐ Ｎ
Ｐ型トランジスタ、ＺＤ＋、ＺＤｔ ：ツェナダイ
オード、Ｒ３−Ｒ２：抵抗、■！、１：入力電圧（入力
端）、Ｖ、、ｔ：出力電圧（出力端）。 駆１い 断ζ図
Claims (1)
- 【特許請求の範囲】 １）入力端と出力端の間に接続されて出力電圧を一定に
制御するためのパストランジスタと、該パストランジス
タのベースにバイアス電流を与えるベースバイアス回路
と、基準電圧源と前記出力電圧とを比較する比較器とを
備え、該比較器の出力によって前記バイアス電流を制御
して前記出力電圧を一定に制御するようにした定電圧電
源回路において、前記入力端と前記パストランジスタの
間に接続された第２のトランジスタと該第２のトランジ
スタのベースバイアス回路と前記パストランジスタのコ
レクタ・エミッタ間耐圧よりも小さいツェナ電圧に選ば
れたツェナダイオードからなるクランプ回路を設けたこ
とを特徴とする定電圧電源回路。 ２）特許請求の範囲第１項記載の定電圧電源回路におい
て、前記パストランジスタのベースバイアス電流が前記
クランプ回路のベースバイアス回路から供給されている
ことを特徴とする定電圧電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16804184A JPS6146505A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16804184A JPS6146505A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146505A true JPS6146505A (ja) | 1986-03-06 |
Family
ID=15860719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16804184A Pending JPS6146505A (ja) | 1984-08-10 | 1984-08-10 | 定電圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146505A (ja) |
-
1984
- 1984-08-10 JP JP16804184A patent/JPS6146505A/ja active Pending
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