JPS6142425B2 - - Google Patents
Info
- Publication number
- JPS6142425B2 JPS6142425B2 JP55130935A JP13093580A JPS6142425B2 JP S6142425 B2 JPS6142425 B2 JP S6142425B2 JP 55130935 A JP55130935 A JP 55130935A JP 13093580 A JP13093580 A JP 13093580A JP S6142425 B2 JPS6142425 B2 JP S6142425B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- film
- oxide film
- nitride film
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は選択酸化方法に関するものであり、特
にシリコン基板上の選択酸化プロセスにおいて、
バード・ヘツド，バード・ビークを少なくし、マ
スク・パターンに忠実な選択酸化方法を提供する
ものである。
にシリコン基板上の選択酸化プロセスにおいて、
バード・ヘツド，バード・ビークを少なくし、マ
スク・パターンに忠実な選択酸化方法を提供する
ものである。
従来より、シリコン窒化膜を酸化マスクとして
シリコン基板表面の選択酸化をおこなうことは、
LOCOS構造もしくはISOPLANER構造として広
く用いられてきた。
シリコン基板表面の選択酸化をおこなうことは、
LOCOS構造もしくはISOPLANER構造として広
く用いられてきた。
しかし近年、集積回路の密度が向上し、それに
ともなつて、パターンの微細化が進むにつれて問
題点が発生しつつある。以下に、従来例のプロセ
スについて、図に従つて説明するとともに従来の
問題点を挙げる。
ともなつて、パターンの微細化が進むにつれて問
題点が発生しつつある。以下に、従来例のプロセ
スについて、図に従つて説明するとともに従来の
問題点を挙げる。
第１図ａ〜ｃは、従来の製造工程を示すプロセ
スフローである。まず、シリコン基板１の全面に
シリコン窒化膜（Si3N4）２をCVD法により堆積
する。次にシリコン窒化膜２の上に、フオト・レ
ジスト３を塗布し、選択酸化用フオト・マスクを
用いてレジスト・パターンを形成する。次に、こ
のレジスト３をマスクとして、シリコン窒化膜２
をエツチングし、レジスト・パターンを窒化膜パ
ターンに転写する（第１図ａ）。この場合、シリ
コン基板１とシリコン窒化膜２との間に、薄酸化
膜を形成することもある。この後、レジスト３を
除去し、酸化雰囲気中で加熱するとシリコン窒化
膜２中には酸素が拡散せず、酸化防止膜として働
くので、窒化膜２が除去された領域にのみ酸化膜
４が成長する。次に、窒化膜２を加熱したリン酸
中で（〜150℃）除去することにより、選択酸化
工程は終了する（第１図ｂ）。
スフローである。まず、シリコン基板１の全面に
シリコン窒化膜（Si3N4）２をCVD法により堆積
する。次にシリコン窒化膜２の上に、フオト・レ
ジスト３を塗布し、選択酸化用フオト・マスクを
用いてレジスト・パターンを形成する。次に、こ
のレジスト３をマスクとして、シリコン窒化膜２
をエツチングし、レジスト・パターンを窒化膜パ
ターンに転写する（第１図ａ）。この場合、シリ
コン基板１とシリコン窒化膜２との間に、薄酸化
膜を形成することもある。この後、レジスト３を
除去し、酸化雰囲気中で加熱するとシリコン窒化
膜２中には酸素が拡散せず、酸化防止膜として働
くので、窒化膜２が除去された領域にのみ酸化膜
４が成長する。次に、窒化膜２を加熱したリン酸
中で（〜150℃）除去することにより、選択酸化
工程は終了する（第１図ｂ）。
以上のように、シリコン窒化膜をマスクとして
シリコン基板表面を選択的に酸化する絶縁分離方
法が従来よりおこなわれているが、この場合、酸
化膜とシリコン面の境面領域では、必ずしも一様
に酸化膜が形成されている訳ではなく、詳細に見
ると第１図ｃのような構造を示している。
シリコン基板表面を選択的に酸化する絶縁分離方
法が従来よりおこなわれているが、この場合、酸
化膜とシリコン面の境面領域では、必ずしも一様
に酸化膜が形成されている訳ではなく、詳細に見
ると第１図ｃのような構造を示している。
第１図ｃにおいて、窒化膜２は端部２１におい
てめくれあがり、その下部にもぐりこむように酸
化膜４の端部４１が成長している。通常このよう
な状態はバード・ビークと呼ばれているものであ
る。また、この、バード・ビークの状態において
は、バードヘツドと呼ばれる突起状の酸化膜４２
が存在している。
てめくれあがり、その下部にもぐりこむように酸
化膜４の端部４１が成長している。通常このよう
な状態はバード・ビークと呼ばれているものであ
る。また、この、バード・ビークの状態において
は、バードヘツドと呼ばれる突起状の酸化膜４２
が存在している。
これは酸素の拡散が等方的に起こることと、シ
リコンが酸化される約２倍に体積が膨張すること
に起因するもので、表面の一様性とパターン幅の
均一性をそこなわせるもので選択酸化の問題点と
なつている。
リコンが酸化される約２倍に体積が膨張すること
に起因するもので、表面の一様性とパターン幅の
均一性をそこなわせるもので選択酸化の問題点と
なつている。
次に、第２図ａ〜ｃに第２の従来例を示す。本
方法はシリコン基板の段差を減少させるために、
通常行なわれる方法で、この方法においては、ま
ずシリコン基板１上にシリコン窒化膜２を形成
し、さらにフオト・レジスト３を塗布する。次
に、所定のパターンが形成されたフオト・マスク
を用いてレジストパターンを形成し、これをマス
クとして窒化膜のエツチングをおこなう（第２図
ａ）。このまま更にシリコン基板１の面をエツチ
ングし、第２図ｂに示すように凹部１１を形成す
る。
方法はシリコン基板の段差を減少させるために、
通常行なわれる方法で、この方法においては、ま
ずシリコン基板１上にシリコン窒化膜２を形成
し、さらにフオト・レジスト３を塗布する。次
に、所定のパターンが形成されたフオト・マスク
を用いてレジストパターンを形成し、これをマス
クとして窒化膜のエツチングをおこなう（第２図
ａ）。このまま更にシリコン基板１の面をエツチ
ングし、第２図ｂに示すように凹部１１を形成す
る。
この凹部１１の深さは、形成すべき酸化膜の厚
さの約1/2にする。次にレジスト３を除去し、窒
化膜２をマスクとして選択酸化を行い、その後窒
化膜２をエツチ・オフする。この状態が第２図ｃ
で、第１図ｂの場合に比して段差が少なくなり平
坦化している。しかし、酸化膜との境界部におい
て第１図ｃに示すようなバード・ヘツド，バー
ド・ビークは、第２図ｃの端部４１に示すように
存在している。
さの約1/2にする。次にレジスト３を除去し、窒
化膜２をマスクとして選択酸化を行い、その後窒
化膜２をエツチ・オフする。この状態が第２図ｃ
で、第１図ｂの場合に比して段差が少なくなり平
坦化している。しかし、酸化膜との境界部におい
て第１図ｃに示すようなバード・ヘツド，バー
ド・ビークは、第２図ｃの端部４１に示すように
存在している。
以上のように、選択酸化は、広く使われている
が境界部において、上記のようにバード・ヘツ
ド，バード・ビークが発生する問題点を有してい
る。
が境界部において、上記のようにバード・ヘツ
ド，バード・ビークが発生する問題点を有してい
る。
次に本発明の構成について実施例により説明す
る。第３図ａ〜ｅは本発明による実施例の工程断
面図である。第３図ａにいて１はシリコン基板で
あり、まずこのシリコン基板１の表面にフオトレ
ジストを塗布し所望パターンのマスクを使用して
露光・現像し、レジスト・パターン２を形成す
る。
る。第３図ａ〜ｅは本発明による実施例の工程断
面図である。第３図ａにいて１はシリコン基板で
あり、まずこのシリコン基板１の表面にフオトレ
ジストを塗布し所望パターンのマスクを使用して
露光・現像し、レジスト・パターン２を形成す
る。
次に、このレジスト２をマスクとして、窒素イ
オン（以下Ｎイオンとよぶ）を全面に注入し窒素
イオン注入層３を形成する。このＮイオンの注入
条件は例えば、加速電圧50〜100KV、ドーズ量４
×1017cm-2でシリコン表面から内部に〜500Åの
シリコン層を残し、Ｎイオンが注入される。
オン（以下Ｎイオンとよぶ）を全面に注入し窒素
イオン注入層３を形成する。このＮイオンの注入
条件は例えば、加速電圧50〜100KV、ドーズ量４
×1017cm-2でシリコン表面から内部に〜500Åの
シリコン層を残し、Ｎイオンが注入される。
このエネルギーでは、レジスト２としてポジ型
レジスト（例えばシプレー社AZ1350）を使用し
〜1.0μｍ以上の厚さで充分にＮイオンのマスク
作用を示す。
レジスト（例えばシプレー社AZ1350）を使用し
〜1.0μｍ以上の厚さで充分にＮイオンのマスク
作用を示す。
この状態を第３図ｂに示す。なお、Ｎイオンは
注入されたままでは格子間に大部分存在している
ので、これをSi3N4膜に変換するためには熱処理
が必要である。したがつて次にこの工程を進めな
ければならない。第３図ｂに示す状態から次に、
レジスト２を除去し、不活性ガス中もしくは一部
O2ガスを含む不活性ガス中で、1000℃〜1100℃
の温度で60分間程度の熱処理をおこなう。この熱
処理によつて格子間に散在しているＮイオンは、
シリコン格子に入り、Si3N4膜４に変換される。
この状態を第３図ｃに示す。Si3N4膜４の上部に
はシリコン層１ａが500〜1000Åの厚さで存在し
ている。次にこのシリコン基板１の表面を全面的
に酸化雰囲気中で酸化する。この酸化膜の厚さは
フイールド部の酸化膜として必要な酸化膜厚より
500〜2000Å程度厚くなるようにする。
注入されたままでは格子間に大部分存在している
ので、これをSi3N4膜に変換するためには熱処理
が必要である。したがつて次にこの工程を進めな
ければならない。第３図ｂに示す状態から次に、
レジスト２を除去し、不活性ガス中もしくは一部
O2ガスを含む不活性ガス中で、1000℃〜1100℃
の温度で60分間程度の熱処理をおこなう。この熱
処理によつて格子間に散在しているＮイオンは、
シリコン格子に入り、Si3N4膜４に変換される。
この状態を第３図ｃに示す。Si3N4膜４の上部に
はシリコン層１ａが500〜1000Åの厚さで存在し
ている。次にこのシリコン基板１の表面を全面的
に酸化雰囲気中で酸化する。この酸化膜の厚さは
フイールド部の酸化膜として必要な酸化膜厚より
500〜2000Å程度厚くなるようにする。
この状態を第３図ｄに示す。第３図ｄにおいて
酸化膜５１はSi3N4膜４上の酸化膜Ｎイオン注入
後の表面に残されたシリコン層が酸化されたもの
で、第３図ｃにおけるシリコン層１ａの厚さの約
２倍の厚さになつている。Si3N4膜４の酸素阻止
作用のためSi3N4膜４の下部には酸化膜は形成さ
れないため酸化膜５１は膜厚が小さい。
酸化膜５１はSi3N4膜４上の酸化膜Ｎイオン注入
後の表面に残されたシリコン層が酸化されたもの
で、第３図ｃにおけるシリコン層１ａの厚さの約
２倍の厚さになつている。Si3N4膜４の酸素阻止
作用のためSi3N4膜４の下部には酸化膜は形成さ
れないため酸化膜５１は膜厚が小さい。
一方、酸化膜５２はシリコン基板１が直接酸化
された領域であり、膜厚が大きい。
された領域であり、膜厚が大きい。
次にSi3N4膜４上の酸化膜５１をエツチング
し、さらに露出したSi3N4膜４をエツチングする
と選択酸化工程は終了する。この状態を第３図ｅ
に示す。
し、さらに露出したSi3N4膜４をエツチングする
と選択酸化工程は終了する。この状態を第３図ｅ
に示す。
以上の工程ではSi3N4膜上にシリコンが存在
し、自由空間にされている従来例とは異なり周辺
部でのSi3N4膜のめくれがなくバード・ビーク，
バード・ヘツドの形成が最小限におさえられてい
る。したがつて、パターン寸法に忠実な選択酸化
をおこなうことが可能となつている。
し、自由空間にされている従来例とは異なり周辺
部でのSi3N4膜のめくれがなくバード・ビーク，
バード・ヘツドの形成が最小限におさえられてい
る。したがつて、パターン寸法に忠実な選択酸化
をおこなうことが可能となつている。
以上説明したように、本発明は、
(1) バード・ビーク，バード・ヘツドのない均一
平坦な選択酸化膜が得られ、 (2) レジスト・パターン，窒化膜パターンに忠実
な酸化膜パターンが得られ、たとえばMOSト
ランジスタにおいて、チヤネル幅の低下による
特性の劣化が防止できる等の効果を奏し、工業
上利用価値が大きい。
平坦な選択酸化膜が得られ、 (2) レジスト・パターン，窒化膜パターンに忠実
な酸化膜パターンが得られ、たとえばMOSト
ランジスタにおいて、チヤネル幅の低下による
特性の劣化が防止できる等の効果を奏し、工業
上利用価値が大きい。
第１図ａ〜ｃは従来の選択酸化方法の一例を説
明するための工程断面図、第２図ａ〜ｃは同方法
の他の例を説明するための工程断面図、第３図ａ
〜ｅは本発明の一実施例における選択酸化方法を
説明するための工程断面図である。 １……シリコン基板、１ａ……シリコン層、３
……窒素イオン注入層、４……シリコン窒化膜、
５１，５２……酸化膜。
明するための工程断面図、第２図ａ〜ｃは同方法
の他の例を説明するための工程断面図、第３図ａ
〜ｅは本発明の一実施例における選択酸化方法を
説明するための工程断面図である。 １……シリコン基板、１ａ……シリコン層、３
……窒素イオン注入層、４……シリコン窒化膜、
５１，５２……酸化膜。
Claims (1)
- １ シリコン基板内に窒素イオンを選択的に注入
することにより上部にシリコン層が残存している
窒素イオン注入層を形成する工程と、熱処理を行
なつて前記窒素イオン注入層をシリコン窒化膜に
変換する工程と、酸化雰囲気中で熱処理をおこな
つて、前記シリコン窒化膜上部のシリコン層およ
び窒素イオンが注入されなかつた前記シリコン基
板の領域に酸化膜を形成する工程と、前記シリコ
ン窒化膜上の酸化膜を除去する工程と、前記シリ
コン窒化膜を除去する工程とを含むことを特徴と
する選択酸化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130935A JPS5754347A (en) | 1980-09-19 | 1980-09-19 | Selective oxidation |
| US06/466,142 US4465705A (en) | 1980-05-19 | 1983-02-14 | Method of making semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130935A JPS5754347A (en) | 1980-09-19 | 1980-09-19 | Selective oxidation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5754347A JPS5754347A (en) | 1982-03-31 |
| JPS6142425B2 true JPS6142425B2 (ja) | 1986-09-20 |
Family
ID=15046134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55130935A Granted JPS5754347A (en) | 1980-05-19 | 1980-09-19 | Selective oxidation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5754347A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628281B2 (ja) * | 1983-11-02 | 1994-04-13 | ソニー株式会社 | 半導体装置の製造方法 |
-
1980
- 1980-09-19 JP JP55130935A patent/JPS5754347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5754347A (en) | 1982-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950008698B1 (ko) | 반도체소자의 필드산화막 형성방법 | |
| JPS6228578B2 (ja) | ||
| JPH07321194A (ja) | 半導体装置の素子分離層の形成方法 | |
| JPH0312785B2 (ja) | ||
| JPH02288359A (ja) | シリコン基板中に１つの導電タイプのウェルを形成する方法 | |
| JPH098020A (ja) | 半導体装置の製造方法 | |
| JPS6142425B2 (ja) | ||
| JPS6242382B2 (ja) | ||
| JP2822211B2 (ja) | 半導体装置の製造方法 | |
| KR100275111B1 (ko) | 반도체소자의게이트산화막형성방법 | |
| JPH01295438A (ja) | 半導体装置の製造方法 | |
| JPH05144805A (ja) | 半導体装置の製造方法 | |
| JPH09134914A (ja) | 素子分離領域の形成方法 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| JPS61228652A (ja) | 半導体装置の製造方法 | |
| JPH097967A (ja) | 半導体装置の製造方法 | |
| JPH02142117A (ja) | 半導体集積回路の製造方法 | |
| KR100418299B1 (ko) | 반도체소자의필드산화막형성방법 | |
| JPH04267336A (ja) | 半導体装置の製造方法 | |
| KR0124637B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JPH05121401A (ja) | 半導体装置の製造方法 | |
| JPS6118149A (ja) | 半導体装置の製造方法 | |
| JPH0499028A (ja) | 半導体装置の製造方法 | |
| JPS607146A (ja) | 半導体装置の製造方法 | |
| JPS6338863B2 (ja) |