JPS6141557A - 印字制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は印字ヘッド制御回路（以下ＩＣという）に係り
、さらに詳しくは論理回路を用いて印字出力データを制
御する印字ヘッド制御回路に関するものである。

［従来技術］ 従来のドツトマトリックスプリンタにおいては印字ヘッ
ドの出力が全ドツトに対して一斉に印加されるため印字
ヘッドに瞬間的に大電流が流れてしまう。

したがって、印字ヘッドの駆動電源を大容量のものにし
なければならない。

さらに、プリンタの印字速度を向上させようとすれば駆
動電源は一層大型で、大容量のものになっていしまい経
済的にもスペース的にも極めて不利な条件となっている
。

また、この種の装置では記録ヘッドと、記録ヘッドに入
力される記録データは１対１に対応している。たとえば
記録用のワイヤ、インクジェットノズルなどの１ドツト
を形成する記録エレメントが８個記録ヘッド上に一列に
配列されている場合には、その列のいずれかの端部の記
録エレメントをＭＳＢ　（最上位ビット）として以下配
列順に桁が下がる８ビツトの記録データが用いられる。

第１図はある記録装置における記録データとそれにより
形成されるドツトパターンを示している。この装置の記
録ヘッドは記録データｒｌＪが入力された際に斜線で示
すように記録媒体上に記録ドツトが形成される。この装
置では「１０．０１ｌｌＯＯ」というデータＰＤＩを入
力すると、ドツトＤＴ１からＤＴ８の位置に図示するよ
うなドツトパターンが形成される。すなわちｒＤ７、Ｄ
６、Ｄ５、Ｄ４、Ｄ３、Ｄ２．Ｄｉ。

ＤＯＪという記録データの各ビットはそれぞれドツトＤ
Ｔ１〜ＤＴ８にｌ対ｌに対応している。

ところが記録ヘッドおよびその制御用ゲートアレイ、ド
ライバに接続される記録制御用マイクロプロセッサの種
類によっては、記録データのビット順が逆に出力される
場合が考えられる。たとえば第２図に示されるように、
第１図と同一の意味を有する記録データがＭＳＢとＬＳ
Ｂを逆の順に並べた形で入力される場合がある。第１図
と同一の装置でこの記録データを記録すると、第２図右
側に示されるように、当然ビットイメージも逆の順番に
反転されてしまう。したがって、複数種類の記録データ
形式に装置を対応させるためにはデータの並びを反転さ
せる必要がある。

ビットの上下反転をハードウェアにより行なう場合には
、ヘッドあるいはドライバ部分の配線の接続を変更する
ことにより行なえるが、この方法によるとプリント基板
、配線ケーブルなどの配線部分を変更する必要があり、
手間とコストが嵩むので欠点がある。また、装置を複数
の記録データ形式に対応可能とするためにはソフトウェ
アによりビット反転を看なうより方法がないが、この場
合には反転処理時間が記録時間に加算されるので、全体
の処理時間が長くかかる欠点がある。

［目　的］ 本発明は以上のような従来の欠点を除去するために成な
されたもので、印字ヘッドに瞬間的に大電波が流れない
ようにするとともに入力される記録データ形式が異なっ
ている場合においても記録データを正しい形で出力でき
る印字ヘッド制御回路を提供することを目的としている
。

［実施例］ 以下１図面に示す実施例に基づいて本発明の詳細な説明
する。

第３図に本発明による記録装置の概略構成を示すブロッ
ク図を示す。記録装置１０１は外部コンピュータなどの
ホストシステム１００とデータ線により接続される。ホ
ストシステムｌＯＯからのデータは直列−並列変換、レ
ベル変換、あるいはプロトコル制御を行なうインターフ
ェース部Ｉｌｌに入力される。

インターフェース部１１１の出力データ線は制御用マイ
クロプロセッサ１１０および記録ヘッドコントローラ１
１２に接続されており、これらの間のデータ転送および
変換処理は記録ｍ’ｉｉ用の制御用マイクロプロセッサ
１１０により制御される。

記録ヘッドコントローラ１１２は入力された論理的なビ
ットイメージを表現する記録データを、記録ヘッド素子
１１４の物理的な配列および主として駆動通電時間に対
応した駆動データに変換するブロックで、この記録ヘッ
ドコントローラ１１２の出力により記録ヘッドドライバ
１１３を介して記録へラド１１４が駆動される。一方記
録ヘッドドライバ１１３は記録へラド１１４を駆動する
に十分な電圧レベルに記録ヘッドコントローラ１１２の
出力を変換するものである。

本発明の記録装置においては、記録ヘッドコントローラ
１１２を第４図に示すような構成とすることによりビッ
トの上下が反転した記録データ形式に装置を対応させる
。

第４図に示した記録ヘッドコントローラ１１２は、簡略
化のために１木の線で示した入力データ線ＤＯ〜Ｄ７を
介して８ビツトの記録データおよび記録制御コマンドを
入力することにより制御される。

記録データはビットの上下を反転するビットシフターｌ
を介して４ブロツクの記録データラッチ８〜１１、出力
制御−路１２〜１５を介して記録ヘッドドライバ１１３
に出力される。各記録データラッチおよび出力制御回路
はたとえば８ビツト構成とし、順次出力制御回路１２〜
１５をストローブすることにより３２（８Ｘ４）素子か
ら構成された感熱ヘッド、インクジェットヘッド、ある
いはワイヤドツトヘッドなどの記録ヘッドを制御できる
。

ピットシフターｌの反転、非反転はデータ線Ｄｏ−Ｄ７
から入力された８ビツトのコマンドをラッチするコント
ロールレジスタ３の出力により制御される。このコント
ロールレジスタ３には固有のアドレスを設定しておき、
スティタスコントローラ２あるいは制御用マイクロプロ
セッサ１１０の出力するライト信号により制御コマンド
を書き込む。

記録データラッチ８〜１１のラッチタイミングの制御、
および出力制御回路１２〜１５のストローブタイミング
はスティタスコントローラ２、通電制御回路４によって
制御される。

スティタスコントローラ２はライト（書き込み）、リー
ド（読み出し）、チップセレクト、リセットの入力を有
しており、制御用マイクロプロセッサ１１０により制御
される。たとえば記録データラッチ８〜１１にアドレス
を設定しておき、制御用マイクロプロセッサｌｌＯから
出力されるアドレスデータのデコード出力によりスティ
タスコントローラ２をセレクトするとともにライト信号
を入力すれば、スティタスコントローラ２が各記録デー
タラッチ８をラッチでき、これによって各ブロックに送
るデータを決定できる。

通電制御回路４は出力制御回路１２〜１５を制御して記
録ヘッドの通電タイミングの同期および通電時間を調節
する。通電時間はコントロールレジスタ３にラッチされ
ている、データ線Ｄｏ〜Ｄ７から入力された制御コマン
ドに応じた時間長だけ通電制御回路４が出力制御回路１
２〜１５をストローブすることにより決定される。この
通電の同期および通電時間は端子ＣＫｉを介して入力さ
れるクロックに基づいて制御される。入力されたクロッ
クは６ビツトプリスケーラ６．５ビツトカウンタ７に入
力され、クロックに応じてシフトする５ビツトカウンタ
７の５ビツト出力と、コントロールレジスタ３にラッチ
されている制御コマンドのうちの５ビツトをコンパレー
タ５で比較した結果形成される信号にしたがって通電制
御回路４が通電終了時期を決定する。

記録開始タイミングはスティタスコントローラ２に端子
ＴＯｉから入力されるタイムアウト信号により与えられ
、記録終了は通電制御回路４が端子Ｔ００を介して出力
するタイムアウト出力信号によって制御用マイクロプロ
セッサ１１０に報知される。またスティタスコントロー
ラ２をリード又はライトする事によっても記録開始タイ
ミングを与える事が可能である。

次にピットシフター１およびコントロールレジスタ３部
分のより詳細な構成を第５図に示す。

ピットシフター１は例えば図示するようにＡＮＤ−ＮＯ
ＲゲートＳＤＯ〜ＳＤ７により構成される。各ＡＮＤ−
ＮＯＲゲートの２つのＡＮＤゲートは２人力のゲートか
ら構成されている。

各ＡＮＤ−ＮＯＲゲートの図中下側のＡＮＤ・ゲートの
一方の入力はラッチ素子から構成されたコントロールレ
ジスタ３の第７ビツト出力ＢＤＲと接続されている。ま
た他方のＡＮＤゲートの一方の入力はコントロールレジ
スタ３の第７ビツトの反転出力ＢＤＦと接続されている
。そして各ＡＮＤ−ＮＯＲゲートの残りの入力には反転
するパターンに応じて８木のデータバスのうち２木ずつ
が接続されている。ここでは記録データＤ７〜ＤＯをＤ
Ｏ〜Ｄ７の順に反転する構成としている。たとえばＡＮ
Ｄ−ＮＯＲゲートＳＤＯはデータＤ７とＤＯを入力して
いずれかのデータを出力するようになっている。出力デ
ータは各ＡＮＤ−ＮＯＲゲートのＮＯＲゲートを通して
反転されて第４図の各記録データラッチ８〜１１に送ら
れる。

第５図の構成では記録ヘッドコントローラ外部からのデ
ータはバーツファ１Ｂを通過してから内部データバスに
導かれる。

コントロールレジスタ３はライト端子ＷＲと、固有のア
ドレスを有しており、前に触れたように端子ＷＲにデコ
ードされた書き込み信号を入力することにより記録制御
コマンドがラッチされる。

このコマンドは次のコマンドにより書き換えられるまで
コントロールレジスタ３に保存される。制御コマンドの
ＭＳＢ　（Ｄ７）には記録データの上下反転、非反転を
命令する「１」ないし「０」のデータを含ませておく。

制御コマンドの残りの７ビツトはヘッドの通電タイミン
グおよび通電時間制御用に割り当てられ、ラッチされた
それぞれのデータは通電制御回路４、コンパレータ５に
与えられる。

以上の構成において、制御用マイクロプロセッサ１１０
が記録データの上下反転、非反転、通電時間、通電タイ
ミングなどを示す所望の制御コマンドを出力し、コント
ロールレジスタ３のアドレスを選択することによりこの
制御コマンドはコントロールレジスタ３にラッチされ、
保存される。

制御コマンドの第７ビツトに応じてコントロールレジス
タ３の第７ビツトの出力ＢＤＲ，ＢＤＦは互いに反転し
たハイレベルないしローレベルになる。したがって、各
ＡＮＤ−ＮＯＲゲート５ＤＯ−ＳＤ７はいずれか一方の
データバスの信号のみを拾って出力する。たとえばコン
トロールレジスタ３の出力ＢＤＲがハイレベル、ＢＤＦ
がローレベルの場合には、ＡＮＤ−ＮＯＲゲート５ＤＯ
−ＳＤ７はそれぞれデータバスＤ７〜Ｄ。

の記録データを出力し、逆に出力ＢＤＲがローレベル、
ＢＤＦがハイレベルの場合にはＡＮＤ−ＮＯＲゲート５
ＤＯ−３Ｄ７はそれぞれデータバスＤｏ−Ｄ７の記録デ
ータを出力する。

以上のようにして制御用マイクロプロセッサ１１０が上
下反転した形式の記録データを用いている場合、あるい
はホストシステムが異なったデータ配列を用いている場
合でも、容易に制御コマンドを用いて記録ヘッドの構成
に応じた記録データ列を形成し、記録媒体上に正しい配
列によるビットイメージを形成することが可能になる。

この場合、変換に要する時間は制御コマンドをコントロ
ールレジスタ３にラッチする時間のみであり、しかも反
転コマンドは他の時間制御に関する制御コマンドなどと
同時に送り込めるため実質的には変換時間は０で、従来
のソフトウェアによる変換に比して非常に高速である。

第４図に示した記録ヘッドコントローラ１１２はゲート
アレイとして集積回路化が容易に可能で、この場合、上
記のように上下反転した記録データ列をも種々の記録ヘ
ッドの物理的な配列に変換できるため、ＩＣ化された記
録ヘッドコントローラ１１２はワイヤドツトプリンタ、
感熱プリンタ、インクジェットプリンタなど種々の方式
のいろいろな記録素子配列を有した記録装置に適用する
ことができる。

この場合、従来のようにプリント基板やケーブルによっ
て変換を行なう必要がなくなるため、基板、ケーブルな
どの配線部材を規格化することができ、大量生産が容易
で大幅なコストダウンを実現できる。

一方、−斉駆動、時分割駆動の切換えはＨＴ＋Ｑ、！−
ＨＴ−Ｑの信号により行なわれる。

すなわち、−斉駆動ならばＨＴ＋Ｑがハイレベルに、Ｈ
Ｔ−Ｑがローレベルになる。

すなわち、印字データがラッチされた後に印字開始信号
が入力されると通電制御回路４によりＴＯＯはハイレベ
ルとなる。

ここで印字出力用のクロックが入ると一斉に出力信号が
送出され、出力制御回路１２〜１５から第６図に示すよ
うに一斉に出力が行なわれる。

他方、時分割駆動の場合にはＨＴ＋ＱがローレベルにＨ
Ｔ−Ｑがハイレベルとなる。そして印字データがラッチ
された後に印字開始信号が入ると通電制御回路４により
ＴＯＯはハイレベルとなる。

この結果出力制御回路１２〜１５から第７図に示すよう
に時分割された出力が出される。

このように−斉駆動と時分割駆動を選択することができ
、印字ヘッドに対して瞬間的に大電流が流れるのを防止
でき、駆動用電源を小型化できる。

また第５図のＨＲ＋ＱとＨＲ−Ｑにより、時分割駆動時
に印字する順番を切り換える事が可能である。

なお第１図においては印字データのラッチ回路８ないし
１１、印字出力回路１２ないし１５がそれぞれ４組とし
て示したがこの組数はいくつあってもよい。

時分割駆動では印字する順番が任意であってもよく、さ
らに印字ヘッドの時分割駆動とタイマーを使用すれば多
色の高速印字が可能である。

また、時分割駆動では第７図に示すように４つの時分割
駆動が可能である、印字データラッチ回路により自動的
に時分割駆動数を変更できるようになっているため、印
字データラッチ回路の数により時分割駆動数を合わせる
必要がないため、高速印字が可能となっている。

［効　果］ 以上の説明から明らかなように、本発明によれば、印字
ヘッドの一斉駆動と時分割駆動の切り換えが可能となっ
ているため、時分割駆動では印字ヘッドの電流の最大値
を低く抑えることが可能となり、印字ヘッド用の駆動電
源を小型化できる。

また、−斉駆動および時分割駆動の両者が印字動作制御
用のタイマー６．７によって印字時間を制御しうるよう
に構成されているためＭＰＵの負担が少なく、高速印字
が可能となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するもので第１図および第
２図はビットイメージによる記録を行なのヘッドコント
ローラの構成を示すブロック図、第５図は第４図中のビ
ットシフタ、コントロールレジスタの構造を詳細に示し
たブロック図、第６図は一斉駆動時の出力波形図、第７
図は時分割駆動時の出力波形図である。 ｌ・・・ビットシフタ ２・・・スティタスコントローラ ３・・・コントロールレジスタ ８〜１１・・・記録データラッチ回路 １２〜１５・・・出力制御回路 １１０・・・制御用マイクロプロセッサ１１２・・・記
録ヘッドコントローラ １１３・・・記録ヘッドドライバ １１４・・・記録ヘッド 第１ Ｄ６　　　　　＝ Ｄ５　　　　　＝ Ｄ４　　　　＝ Ｄ３　　　　＝ Ｄ２　　　　＝ ＤＩ　　　　　＝ （ＬＳＢ）　　　Ｄｏ　　　　　＝ （ＭＳＢ）　　Ｄ７　　　　：　　　　＋Ｄ６　　　＝
　　　Ｏ Ｄ５　　　＝　　　　Ｏ Ｄ４　　　＝　　　　１ Ｄ３　　　　＝ Ｄ２　　　　　＝ ＤＩ　　　　　＝ （ＬＳＢ）　Ｄｏ　　＝　　０ ＤＩ ＠０１＋ ○ＤＴＩ ○ＤＴ２ ＠　ＤＴ３ ＠　ＤＴ４ ＠ＤＴＢ 禎 ■ や　　８．。 ； Ｘヱ 植 へ０寸の ☆ １ワ ビ　８　　、　　。 ｚ

Claims (1)

【特許請求の範囲】
1. 印字時間制御用タイマー回路と印字データを記憶するラ
   ッチ回路と、印字出力を印字データに対し上下反転また
   は非反転のいずれかに選択する選択回路と、印字ヘッド
   を一斉駆動または時分割駆動のいずれかに選択する選択
   回路とを備えたことを特徴とする印字ヘッド制御回路。