JPS6138555B2 - - Google Patents
Info
- Publication number
- JPS6138555B2 JPS6138555B2 JP57197796A JP19779682A JPS6138555B2 JP S6138555 B2 JPS6138555 B2 JP S6138555B2 JP 57197796 A JP57197796 A JP 57197796A JP 19779682 A JP19779682 A JP 19779682A JP S6138555 B2 JPS6138555 B2 JP S6138555B2
- Authority
- JP
- Japan
- Prior art keywords
- coil
- transistor
- circuit
- current
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は磁気バブルメモリ装置における駆動回
路に関する。
路に関する。
(2) 技術背景
バブルメモリ駆動回路は磁気バブル駆動用コイ
ルを転送するため磁気バブルに回転磁界を与える
直交する２つのコイルを駆動する回路である。本
発明の駆動回路は特に直交コイルの夫々に位相の
異なる三角波電流を与えるパルス駆動法にもとず
くものである。
ルを転送するため磁気バブルに回転磁界を与える
直交する２つのコイルを駆動する回路である。本
発明の駆動回路は特に直交コイルの夫々に位相の
異なる三角波電流を与えるパルス駆動法にもとず
くものである。
磁気バブルメモリのアクセス時間を向上させよ
うとする要望があり、その一つとして作動周波数
を高めることがあるが、作動周波数を高めること
と相埃つて直交コイルを正確に作動させ、信頼性
を維持させつつアクセス時間を向上させることの
できるバブルメモリ駆動回路を実現させることが
望まれている。
うとする要望があり、その一つとして作動周波数
を高めることがあるが、作動周波数を高めること
と相埃つて直交コイルを正確に作動させ、信頼性
を維持させつつアクセス時間を向上させることの
できるバブルメモリ駆動回路を実現させることが
望まれている。
(3) 従来技術と問題点
磁気バブル転送用の直交コイルの１つのコイル
の駆動回路の従来のものを第１図に図示する（例
えば、電子通信学会誌、第60巻、第11号、第1289
頁参照）。
の駆動回路の従来のものを第１図に図示する（例
えば、電子通信学会誌、第60巻、第11号、第1289
頁参照）。
第１図回路の動作を第２図の信号特性図を参照
して説明する。直交コイルの１つのコイルＬに対
角状に設けられたトランジスタＱ０，Ｑ３にパル
ス信号P1を印加すると、VCC―Ｑ０―Ｌ―Ｑ３
―VEEの回路が形成され（但しVCC＞VEE）、コ
イルの積分特性によりコイルＬに流れる電流IL
は第２図に図示の如く立上る。パルス信号Ｐ１が
論理「０」になると電流ILはコイルＬの特性に
よつて立下る。
して説明する。直交コイルの１つのコイルＬに対
角状に設けられたトランジスタＱ０，Ｑ３にパル
ス信号P1を印加すると、VCC―Ｑ０―Ｌ―Ｑ３
―VEEの回路が形成され（但しVCC＞VEE）、コ
イルの積分特性によりコイルＬに流れる電流IL
は第２図に図示の如く立上る。パルス信号Ｐ１が
論理「０」になると電流ILはコイルＬの特性に
よつて立下る。
トランジスタＱ１，Ｑ２にパルス信号Ｐ２を印
加すると、上記とは逆向きの電流ILがコイルＬ
に流れる。従つて電流ILは第２図に図示の如
く、三角波状になる。
加すると、上記とは逆向きの電流ILがコイルＬ
に流れる。従つて電流ILは第２図に図示の如
く、三角波状になる。
直交コイルの他の１つに対しても、上記と同様
の駆動回路で、但し上記のものとは位相を90度シ
フトさせた三角波状電流を与えると、直交する２
つのコイルの磁界の合成による回転磁界が発生し
磁気バブルを転送させることができる。
の駆動回路で、但し上記のものとは位相を90度シ
フトさせた三角波状電流を与えると、直交する２
つのコイルの磁界の合成による回転磁界が発生し
磁気バブルを転送させることができる。
しかしながら上述の駆動回路は、トランジスタ
Ｑ０〜Ｑ３の蓄積時間Tstgだけ入力のパルス幅
とコイル電流の充電時間とに差（コイル電流の充
電時間の方が長い）が生じるという問題点があ
る。また蓄積時間Tstgは電源電圧の変動等によ
つて変化するという問題点がある。
Ｑ０〜Ｑ３の蓄積時間Tstgだけ入力のパルス幅
とコイル電流の充電時間とに差（コイル電流の充
電時間の方が長い）が生じるという問題点があ
る。また蓄積時間Tstgは電源電圧の変動等によ
つて変化するという問題点がある。
以上の問題点は、磁気バブルメモリのアクセス
時間を向上させようとして周波数を高くしていく
に伴つて、影響が大きくなり、信頼性を維持させ
つつアクセス時間を向上する際の制約になつてい
る。
時間を向上させようとして周波数を高くしていく
に伴つて、影響が大きくなり、信頼性を維持させ
つつアクセス時間を向上する際の制約になつてい
る。
また以上のようにトランジスタがオフになるべ
きであつて迅速にオフにならないという、いわゆ
るトランジスタの切れの悪さは、トランジスタに
流せる許容電流を制限するという問題点がある。
きであつて迅速にオフにならないという、いわゆ
るトランジスタの切れの悪さは、トランジスタに
流せる許容電流を制限するという問題点がある。
上記の回路における問題点を解決する方法とし
てはいくつか考えることができる。
てはいくつか考えることができる。
例えば第３図は１つの解決を示すもので、トラ
ンジスタＱ０（他のトランジスタについても同
様）のベースに抵抗器ＲとキヤパシタＣの並列回
路を設けて、パルス信号Ｐ１がオフする時、キヤ
パシタＣでトランジスタＱ０の蓄積電荷を急速に
解放させるものである。この回路は飽和駆動形の
回路において有効であるが、集積回路としてバブ
ルメモリ駆動回路を形成させる場合、キヤパシタ
Ｃを形成させなければならないという集積回路製
作における不利益がある。
ンジスタＱ０（他のトランジスタについても同
様）のベースに抵抗器ＲとキヤパシタＣの並列回
路を設けて、パルス信号Ｐ１がオフする時、キヤ
パシタＣでトランジスタＱ０の蓄積電荷を急速に
解放させるものである。この回路は飽和駆動形の
回路において有効であるが、集積回路としてバブ
ルメモリ駆動回路を形成させる場合、キヤパシタ
Ｃを形成させなければならないという集積回路製
作における不利益がある。
また他の解決策としては第４図に例示の如く、
トランジスタＱ０のベース・コレクタ間にシヨツ
トキバリアダイオードSBDを設け、臨界飽和的に
ベース電位に対しコレクタ電位を急速に低下させ
ることもできる。この回路は集積回路製作に関し
ては第３図回路に比し利益があるが、コレクタ電
位或る値以下には下らず、このためこの電圧に伴
う消費電力の損失が生じるという不利益がある。
トランジスタＱ０のベース・コレクタ間にシヨツ
トキバリアダイオードSBDを設け、臨界飽和的に
ベース電位に対しコレクタ電位を急速に低下させ
ることもできる。この回路は集積回路製作に関し
ては第３図回路に比し利益があるが、コレクタ電
位或る値以下には下らず、このためこの電圧に伴
う消費電力の損失が生じるという不利益がある。
(4) 発明の目的
本発明の目的は、磁気バブル駆動用コイルに三
角波状電流を流すように設けられたスイツチング
素子のオフ時の特性を回路構成によつて改善する
という構想にもとづき、三角波状電流特性を向上
させることのできる、集積回路に適したバブルメ
モリ駆動回路を提供することにある。
角波状電流を流すように設けられたスイツチング
素子のオフ時の特性を回路構成によつて改善する
という構想にもとづき、三角波状電流特性を向上
させることのできる、集積回路に適したバブルメ
モリ駆動回路を提供することにある。
(5) 発明の構成
本発明においては、磁気バブル駆動用コイルに
三角波状電流を流すように該駆動用コイルの両端
に設けられた４つのスイツチング素子を具えたバ
ブルメモリ駆動回路において、前記駆動用コイル
に流れる電流と逆極性に前記駆動コイルと前記ス
イツチング素子の制御電流との間にダイオードを
設けたことを特徴とするバブルメモリ駆動回路が
提供される。
三角波状電流を流すように該駆動用コイルの両端
に設けられた４つのスイツチング素子を具えたバ
ブルメモリ駆動回路において、前記駆動用コイル
に流れる電流と逆極性に前記駆動コイルと前記ス
イツチング素子の制御電流との間にダイオードを
設けたことを特徴とするバブルメモリ駆動回路が
提供される。
(6) 発明の実施例
直交コイルの１つについての本発明のバブルメ
モリコイル駆動回路の一実施例を第５図に示す。
モリコイル駆動回路の一実施例を第５図に示す。
第５図において、コイルＬに対して対角状にス
イツチング素子として１対のnpn形トランジスタ
Ｑ０，Ｑ３またはスイツチング素子として他の１
対のnpnトランジスタＱ１，Ｑ２が設けられてい
る。トランジスタＱ０〜Ｑ３のコレクタ・エミツ
タ間と逆並列に高速動作のダイオードＤ０〜Ｄ３
がそれぞれ接続されている。トランジスタＱ０の
エミツタとトランジスタＱ１のコレクタが直列に
接続され、その接続点ａにコイルＬの一端が接続
されている。同様にトランジスタＱ２のエミツタ
とトランジスタＱ３のコレクタが直列に接続され
その接続点ｂにコイルＬの他端が接続されてい
る。さらにトランジスタＱ０のコレクタとトラン
ジスタＱ２のコレクタとが接続され、その接続点
Ｃに電圧VCCが印加されている。トランジスタ
Ｑ１のエミツタとトランジスタＱ３のエミツタも
接続され、その接続点ｄに電圧VEEが印加され
ている。
イツチング素子として１対のnpn形トランジスタ
Ｑ０，Ｑ３またはスイツチング素子として他の１
対のnpnトランジスタＱ１，Ｑ２が設けられてい
る。トランジスタＱ０〜Ｑ３のコレクタ・エミツ
タ間と逆並列に高速動作のダイオードＤ０〜Ｄ３
がそれぞれ接続されている。トランジスタＱ０の
エミツタとトランジスタＱ１のコレクタが直列に
接続され、その接続点ａにコイルＬの一端が接続
されている。同様にトランジスタＱ２のエミツタ
とトランジスタＱ３のコレクタが直列に接続され
その接続点ｂにコイルＬの他端が接続されてい
る。さらにトランジスタＱ０のコレクタとトラン
ジスタＱ２のコレクタとが接続され、その接続点
Ｃに電圧VCCが印加されている。トランジスタ
Ｑ１のエミツタとトランジスタＱ３のエミツタも
接続され、その接続点ｄに電圧VEEが印加され
ている。
さらにトランジスタＱ１のベースとコイルＬの
接続点ｂ側の端部とが高速動作のダイオードＤ１
１により橋絡され、トランジスタＱ３のベースと
コイルＬの接続点ａ側の端部とが高速動作のダイ
オードＤ１０により接続されている。
接続点ｂ側の端部とが高速動作のダイオードＤ１
１により橋絡され、トランジスタＱ３のベースと
コイルＬの接続点ａ側の端部とが高速動作のダイ
オードＤ１０により接続されている。
電圧VCCは電圧VEEよりも電位が高く定めら
れている（この例示においてはVCC―VEE≒
12V）。またコイルＬは接地レベルに対して浮く
ようにこれらの電圧は定められている。
れている（この例示においてはVCC―VEE≒
12V）。またコイルＬは接地レベルに対して浮く
ようにこれらの電圧は定められている。
トランジスタＱ０とＱ３のベースエミツタ間に
は同じタイミングでパルス信号Ｐ１が印加され、
又トランジスタＱ１とＱ２のベース・エミツタ間
には同じタイミングでパルス信号Ｐ２が印加され
る。
は同じタイミングでパルス信号Ｐ１が印加され、
又トランジスタＱ１とＱ２のベース・エミツタ間
には同じタイミングでパルス信号Ｐ２が印加され
る。
以下第６図の信号特性図を参照して第５図回路
の動作について述べる。
の動作について述べる。
第６図において、タイミングＴ１〜Ｔ７の各個
の時間間隔は同じであり、それぞれの時間間隔は
パルス信号Ｐ１，Ｐ２の論理「１」の時間幅γに
等しい。またパルス信号Ｐ１，Ｐ２の１周期は４
γであり、Ｐ１とＰ２は180度の位相差がある。
の時間間隔は同じであり、それぞれの時間間隔は
パルス信号Ｐ１，Ｐ２の論理「１」の時間幅γに
等しい。またパルス信号Ｐ１，Ｐ２の１周期は４
γであり、Ｐ１とＰ２は180度の位相差がある。
タイミングＴ１においてパルス信号Ｐ１がトラ
ンジスタＱ０，Ｑ３に印加されると、トランジス
タＱ０，Ｑ３がオンになり、VCC―Ｑ０―Ｌ―
Ｑ３―VEEの回路が形成される。
ンジスタＱ０，Ｑ３に印加されると、トランジス
タＱ０，Ｑ３がオンになり、VCC―Ｑ０―Ｌ―
Ｑ３―VEEの回路が形成される。
このときのａ点の電位VaはVCC―VCEQO
（トランジスタＱ０のコレクタ・エミツタ間の電
圧）となり、ｂ点の電位VbはVEE＋VCEQ３
（トランジスタＱ３のエレクタ・エミツタ間の電
圧）となる。コイル電流ILはコイルの積分特性
に従つて上昇していく。
（トランジスタＱ０のコレクタ・エミツタ間の電
圧）となり、ｂ点の電位VbはVEE＋VCEQ３
（トランジスタＱ３のエレクタ・エミツタ間の電
圧）となる。コイル電流ILはコイルの積分特性
に従つて上昇していく。
パルス信号Ｐ１の論理が「０」になると、トラ
ンジスタＱ０，Ｑ３はオフになる。そうすると、
コイルＬは等価的な電源となつて、コイル電流
ILはVEE―ｄ点―DI―Ｌ―Ｄ２―Ｃ点―VCCに
流れる。このときａ点の電位VaはVEE―VfD１
（ダイオードＤ１の電圧降下分）、ｂ点の電位Vb
はVCC＋VfD２（ダイオードＤ２の電圧降下量）
になる。このとき、VaとVbとは逆転しVa＜Vbに
なる。電位VaがVEE以下になることによつて、
トランジスタＱ３のベースがダイオードＤ１０を
介してエミツタより低い電位に接続されることに
より、ベースにおける過剰蓄積電荷は速やかに中
和されてトランジスタＱ３は迅速に完全なオフ状
態になる。
ンジスタＱ０，Ｑ３はオフになる。そうすると、
コイルＬは等価的な電源となつて、コイル電流
ILはVEE―ｄ点―DI―Ｌ―Ｄ２―Ｃ点―VCCに
流れる。このときａ点の電位VaはVEE―VfD１
（ダイオードＤ１の電圧降下分）、ｂ点の電位Vb
はVCC＋VfD２（ダイオードＤ２の電圧降下量）
になる。このとき、VaとVbとは逆転しVa＜Vbに
なる。電位VaがVEE以下になることによつて、
トランジスタＱ３のベースがダイオードＤ１０を
介してエミツタより低い電位に接続されることに
より、ベースにおける過剰蓄積電荷は速やかに中
和されてトランジスタＱ３は迅速に完全なオフ状
態になる。
このトランジスタＱ３の完全オフによりタイミ
ングＴ２においてコイル電流ILはコイルＬの放
電特性に従つて減少していく。
ングＴ２においてコイル電流ILはコイルＬの放
電特性に従つて減少していく。
タイミングＴ３においてはパルス信号Ｐ２がト
ランジスタＱ１，Ｑ２に印加されるが、ａ点、ｂ
点の電位Va，Vb及びコイル電流ILはタイミング
Ｔ１とは反対になるが、動作原理はタイミングＴ
１と同じである。
ランジスタＱ１，Ｑ２に印加されるが、ａ点、ｂ
点の電位Va，Vb及びコイル電流ILはタイミング
Ｔ１とは反対になるが、動作原理はタイミングＴ
１と同じである。
パルス信号Ｐ２がオフになるとトランジスタＱ
１，Ｑ２がオフになるが、上述のタイミングＴ２
における動作と同様に、トランジスタＱ１の蓄積
電荷がダイオードＤ１１を介して解放されるの
で、トランジスタＱ１は迅速に完全にオフにな
る。
１，Ｑ２がオフになるが、上述のタイミングＴ２
における動作と同様に、トランジスタＱ１の蓄積
電荷がダイオードＤ１１を介して解放されるの
で、トランジスタＱ１は迅速に完全にオフにな
る。
タイミングＴ５以降は、上述の動作がくり返さ
れていく。
れていく。
以上に述べたようにトランジスタＱ１，Ｑ３の
蓄積電荷はトランジスタのオフ時に迅速に解放さ
れるので、コイル電流ILはほゞパルス信号に準
じた充放電特性を示す。この例示においては従来
蓄積時間Tstgが100〜200ns程度であつたものが
数分の１以下になつた。またこのようにトランジ
スタの切れの向上は、トランジスタに流れる電流
の許容値を高めることができ、特に、コイルＬに
は比較的大きい電流が流れるのでその効果が大き
い。
蓄積電荷はトランジスタのオフ時に迅速に解放さ
れるので、コイル電流ILはほゞパルス信号に準
じた充放電特性を示す。この例示においては従来
蓄積時間Tstgが100〜200ns程度であつたものが
数分の１以下になつた。またこのようにトランジ
スタの切れの向上は、トランジスタに流れる電流
の許容値を高めることができ、特に、コイルＬに
は比較的大きい電流が流れるのでその効果が大き
い。
第７図に本発明の他の実施例を示す。第７図回
路は第５図回路に比し、npnトランジスタＱ０，
Ｑ２をpnp形トランジスタＱ０′，Ｑ２′に変え、
さらにコイルＬからトランジスタＱ０′のベース
に向うダイオードＤ２３，コイルＬからトランジ
スタＱ２′のベースに向うダイオードＤ２２を設
けたものである。
路は第５図回路に比し、npnトランジスタＱ０，
Ｑ２をpnp形トランジスタＱ０′，Ｑ２′に変え、
さらにコイルＬからトランジスタＱ０′のベース
に向うダイオードＤ２３，コイルＬからトランジ
スタＱ２′のベースに向うダイオードＤ２２を設
けたものである。
トランジスタＱ０′のパルス信号Ｐ１′はトラン
ジスタＱ３に印加するパルス信号Ｐ１と同じタイ
ミングであるが極性が反転されている。トランジ
スタＱ２′のパルス信号Ｐ２′はトランジスタＱ１
に印加するパルス信号Ｐ２と同じタイミングであ
るが極性が反転されている。
ジスタＱ３に印加するパルス信号Ｐ１と同じタイ
ミングであるが極性が反転されている。トランジ
スタＱ２′のパルス信号Ｐ２′はトランジスタＱ１
に印加するパルス信号Ｐ２と同じタイミングであ
るが極性が反転されている。
第７図回路の動作は第６図回路の動作とほゞ同
じであるのでその動作説明を省略する。しかしな
がら第７図回路においては、トランジスタＱ３の
蓄積電荷の解放と共にトランジスタＱ０′の蓄積
電荷の解放、又は、トランジスタＱ１の蓄積電荷
の解放と共にトランジスタＱ２の蓄積電荷の解放
を行うことができる。
じであるのでその動作説明を省略する。しかしな
がら第７図回路においては、トランジスタＱ３の
蓄積電荷の解放と共にトランジスタＱ０′の蓄積
電荷の解放、又は、トランジスタＱ１の蓄積電荷
の解放と共にトランジスタＱ２の蓄積電荷の解放
を行うことができる。
(7) 発明の効果
本発明によれば、コイルに流れる電流波形特性
が向上して位相余裕が大きくなり、磁気バブル転
送の高速化又は安定化が実現される。
が向上して位相余裕が大きくなり、磁気バブル転
送の高速化又は安定化が実現される。
また本発明によれば、スイツチング素子に流す
べき電流の余裕値が大きくなる。
べき電流の余裕値が大きくなる。
第１図は従来のバブルメモリ駆動回路図、第２
図は第１図回路の信号特性図、第３図及び第４図
は第１図回路の特性を改善するための従来回路
図、第５図は本発明の一実施例としてのバブルメ
モリ駆動回路図、第６図は第５図回路の信号特性
図、第７図は本発明の他の実施例としてのバブル
メモリ駆動回路図、である。 （符号の説明） Ｑ０〜Ｑ３……トランジス
タ、Ｄ０〜Ｄ３……ダイオード、Ｄ１０，Ｄ１１
……ダイオード、Ｄ２０，Ｄ２１……ダイオー
ド。
図は第１図回路の信号特性図、第３図及び第４図
は第１図回路の特性を改善するための従来回路
図、第５図は本発明の一実施例としてのバブルメ
モリ駆動回路図、第６図は第５図回路の信号特性
図、第７図は本発明の他の実施例としてのバブル
メモリ駆動回路図、である。 （符号の説明） Ｑ０〜Ｑ３……トランジス
タ、Ｄ０〜Ｄ３……ダイオード、Ｄ１０，Ｄ１１
……ダイオード、Ｄ２０，Ｄ２１……ダイオー
ド。
Claims (1)
- １ 磁気バブル駆動用コイルに三角波状電流を流
すように該駆動用コイルの両端に設けられた４つ
のスイツチ素子を具えたバブルメモリ駆動回路に
おいて、前記駆動用コイルに流れる電流と逆極性
に前記駆動コイルと前記スイツチング素子の制御
電極との間にダイオードを設けたことを特徴とす
るバブルメモリ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197796A JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197796A JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990284A JPS5990284A (ja) | 1984-05-24 |
| JPS6138555B2 true JPS6138555B2 (ja) | 1986-08-29 |
Family
ID=16380489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197796A Granted JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990284A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526166C2 (de) * | 1984-07-23 | 1996-05-02 | Asahi Chemical Ind | Bürstenloser Elektromotor und Verfahren zum Herstellen einer Spuleneinheit für diesen |
-
1982
- 1982-11-12 JP JP57197796A patent/JPS5990284A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5990284A (ja) | 1984-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175463B1 (en) | Architecture for hard disk drive write preamplifiers | |
| JP2952897B2 (ja) | ゲート駆動回路 | |
| EP0609993B1 (en) | Assisted low voltage write circuit | |
| JPS6138555B2 (ja) | ||
| US5111381A (en) | H-bridge flyback recirculator | |
| US6650494B2 (en) | Magnetic write circuit with charge pumping capacitors | |
| US4310898A (en) | Minimum magnetic bubble driving circuits for multiple coils | |
| JP2003189590A (ja) | 直列接続された電圧駆動型半導体素子の制御装置 | |
| US4247911A (en) | Drive circuit for magnetic bubble device | |
| JPS649837B2 (ja) | ||
| JPS6314517A (ja) | トランジスタのベ−ス駆動回路 | |
| US3523197A (en) | Current pulse driver apparatus employing non-saturating transistor switching techniques and having low-power drain during non-pulse periods | |
| US4587464A (en) | Electron beam control system | |
| US3191052A (en) | Trigger pulse former | |
| JPH0555302U (ja) | デイジタル記録回路 | |
| JP2564054Y2 (ja) | スイッチング電源 | |
| US4337520A (en) | Bubble memory driver | |
| JPH0158757B2 (ja) | ||
| JPS597153B2 (ja) | 磁気バブル駆動装置 | |
| JPS6023839Y2 (ja) | 磁気バブル駆動回路 | |
| JP2884886B2 (ja) | 超伝導記憶回路におけるリセット回路 | |
| JPH01140486A (ja) | ブロッホラインメモリ駆動回路 | |
| EP0527641A2 (en) | H-bridge flyback recirculator | |
| JPH0232709B2 (ja) | ||
| JPS6032909B2 (ja) | 面内磁界駆動装置 |