JPS5990284A - バブルメモリ駆動回路 - Google Patents
バブルメモリ駆動回路Info
- Publication number
- JPS5990284A JPS5990284A JP57197796A JP19779682A JPS5990284A JP S5990284 A JPS5990284 A JP S5990284A JP 57197796 A JP57197796 A JP 57197796A JP 19779682 A JP19779682 A JP 19779682A JP S5990284 A JPS5990284 A JP S5990284A
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- JP
- Japan
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- coil
- transistor
- current
- diode
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は磁気バブルメモリ装置における駆動回路に関す
る。
る。
（２）技術の背景
バブルメモリ駆動回路は磁気バブルを転送するため磁気
バブルに回転磁界を与える直交する２つのコイルを駆動
する回路である。本発明の駆動回路は特に直交コイルの
夫々に位相の異なる三角波電流を与えるパルス駆動法に
もとづくものである。
バブルに回転磁界を与える直交する２つのコイルを駆動
する回路である。本発明の駆動回路は特に直交コイルの
夫々に位相の異なる三角波電流を与えるパルス駆動法に
もとづくものである。
磁気バブルメモリのアクセス時間を向上させようとする
要望があシ、その一つとして作動周波数を高めることが
あるが、作動周波数を高めることと相埃って直交コイル
を正確に作動させ、信頼性を維持させつつアクセス時間
を向上させることのできるバブルメモリ駆動回路を実現
させることが望壕れている。
要望があシ、その一つとして作動周波数を高めることが
あるが、作動周波数を高めることと相埃って直交コイル
を正確に作動させ、信頼性を維持させつつアクセス時間
を向上させることのできるバブルメモリ駆動回路を実現
させることが望壕れている。
（３）従来技術と問題点
磁気バブル転送用の直交コイルの１つのコイルの駆動回
路の従来のものを第１図に図示する（例えば、電子通信
学会誌、第６０巻、第１１号、第１２８９頁参照）。
路の従来のものを第１図に図示する（例えば、電子通信
学会誌、第６０巻、第１１号、第１２８９頁参照）。
第１図回路の動作を第２図の信号特性図を参照して説明
する。直交コイルの１つのコイルＬに対角状に設けられ
たトランジスタＱＯ，Ｑ３にパルス信号ＰＩを印加する
と、ＶＣＣ−ＱＯ−Ｌ−Ｑ３−ＶＥＥ の回路が形成
され（但しＶＣＣ＞ＶＥＥ八コ八人イル分特性によシコ
イルしに流れる電流ＩＬは第２図に図示の如く立上る。
する。直交コイルの１つのコイルＬに対角状に設けられ
たトランジスタＱＯ，Ｑ３にパルス信号ＰＩを印加する
と、ＶＣＣ−ＱＯ−Ｌ−Ｑ３−ＶＥＥ の回路が形成
され（但しＶＣＣ＞ＶＥＥ八コ八人イル分特性によシコ
イルしに流れる電流ＩＬは第２図に図示の如く立上る。
パルス信号Ｐｉが論理「０」になると電流ＩＬはコイル
Ｌの特性によって立下る。
Ｌの特性によって立下る。
トランジスタＱｌ、Ｑ２にパルス信号Ｐ２を印加すると
、上記とは逆向きの電流ＩＬがコイルＬに流れる。従っ
て電流ＩＬは第２図に図示の如く、三角波状になる。
、上記とは逆向きの電流ＩＬがコイルＬに流れる。従っ
て電流ＩＬは第２図に図示の如く、三角波状になる。
直交コイルの他の１つに対しても、上記と同様の駆動回
路で、但し上記のものとは位相を９０度シフトさせた三
角波電流を与えると、直交する２つのコイルの磁界の合
成による回転磁界が発生し磁気バブルを転送させること
ができる。
路で、但し上記のものとは位相を９０度シフトさせた三
角波電流を与えると、直交する２つのコイルの磁界の合
成による回転磁界が発生し磁気バブルを転送させること
ができる。
しかしながら上述の駆動回路は、トランジスタＱＯ〜Ｑ
３の蓄積時間ＴＳ ｔｇだけ入力のパルス幅とコイル電
流の充電時間とに差（コイル電流の充電時間の方が長い
）が生じるという問題点がある。
３の蓄積時間ＴＳ ｔｇだけ入力のパルス幅とコイル電
流の充電時間とに差（コイル電流の充電時間の方が長い
）が生じるという問題点がある。
寸だ蓄積時間Ｔｓｔｇは電源箱；圧の変動等によって変
化するという問題点がある。
化するという問題点がある。
以上の問題点は、磁気バブルメモリのアクセス時間を向
上させようとして周波数を高くしていくに伴って、影り
が大きくなシ、信頼性を維持させつつアクセス岡間を向
上する際の制約になっている。
上させようとして周波数を高くしていくに伴って、影り
が大きくなシ、信頼性を維持させつつアクセス岡間を向
上する際の制約になっている。
寸だ以上のようにトランジスタがオフになるべきであっ
ても迅速にオフにならないという、いわゆるトランジス
タの切れの悪さは、トランジスタに流せる許容電流を制
限するという問題点がある。
ても迅速にオフにならないという、いわゆるトランジス
タの切れの悪さは、トランジスタに流せる許容電流を制
限するという問題点がある。
上記の回路における問題点を解決する方法としてはいく
つか考えることができる。
つか考えることができる。
例えば第３図は１つの解決を示すもので、トランジスタ
ＱＯ（他のトランジスタについても同様）のベースに抵
抗器ＲとキャパシタＣの並列回路を設けて、パルス信号
ＰＬがオフする時、キャパシタＣでトランジスタＱＯの
蓄積電荷を急速に解放させるものである。この回路は飽
和駆動形の回路において有効であるが、集積回路として
バブルメモリ駆動回路を形成させる場合、キャパシタＣ
を形成させなければならないという集積回路製作におけ
る不利益がある。
ＱＯ（他のトランジスタについても同様）のベースに抵
抗器ＲとキャパシタＣの並列回路を設けて、パルス信号
ＰＬがオフする時、キャパシタＣでトランジスタＱＯの
蓄積電荷を急速に解放させるものである。この回路は飽
和駆動形の回路において有効であるが、集積回路として
バブルメモリ駆動回路を形成させる場合、キャパシタＣ
を形成させなければならないという集積回路製作におけ
る不利益がある。
また他の解決策としては第４図に例示の如く、トランジ
スタＱＯのベースＯコレクタ間にショットキバリアダイ
オードＳＢＤを設け、臨界飽和的にベース電位に対しコ
レクタ電位を急速に低下させるとともできる。この回路
は集積回路製作に関しては第３図回路に比し利益がある
が、コレクタ電位成る値以下には下らず、このためこの
電圧に伴う消費電力の損失が生じるという不利益がある
。
スタＱＯのベースＯコレクタ間にショットキバリアダイ
オードＳＢＤを設け、臨界飽和的にベース電位に対しコ
レクタ電位を急速に低下させるとともできる。この回路
は集積回路製作に関しては第３図回路に比し利益がある
が、コレクタ電位成る値以下には下らず、このためこの
電圧に伴う消費電力の損失が生じるという不利益がある
。
（４）発明の目的
本発明の目的は、磁気バブル駆動用コイルに三角波状電
流を流すように設けられたスイッチング素子のオフ時の
特性を回路構成によって改善するという構想にもとづき
、三角波状電流特性を向上させることのできる、集積回
路に適したバブルメモリ駆動回路を提供することにある
。
流を流すように設けられたスイッチング素子のオフ時の
特性を回路構成によって改善するという構想にもとづき
、三角波状電流特性を向上させることのできる、集積回
路に適したバブルメモリ駆動回路を提供することにある
。
（５）発明の構成
本発明においては、磁気バブル駆動用コイルに三角波状
電流を流すように該駆動用コイルの両端に設けられた４
つのスイッチング素子を具えたバブルメモリ駆動回路に
おいて、前記駆動用コイルに流れる電流と逆極性に前記
駆動コイルと前記スイッチング素子の制御電極との間に
ダイオードを設けたことを特徴とするバブルメモリ駆動
回路が提供される。
電流を流すように該駆動用コイルの両端に設けられた４
つのスイッチング素子を具えたバブルメモリ駆動回路に
おいて、前記駆動用コイルに流れる電流と逆極性に前記
駆動コイルと前記スイッチング素子の制御電極との間に
ダイオードを設けたことを特徴とするバブルメモリ駆動
回路が提供される。
（６）発明の実施例
直交コイルの１つについての本発明のバブルメモリコイ
ル駆動回路の一実施例を第５図に示す。
ル駆動回路の一実施例を第５図に示す。
第５図において、コイルＬに対して対角状にスイッチン
グ素子として１対のｎｐｎ形トランジスターＱＯ，Ｑ３
ｔたスイッチング素子として他の１対のｎｐｎ形トラン
ジスタＱｌ、Ｑ２が設けられている。トランジスタＱＯ
〜Ｑ３のコレクタ・エミッタ間と逆並列に高速動作のダ
イオードＤＯ−Ｄ３がそれぞれ接続されている。トラン
ジスタＱＯのエミッタとトランジスタＱｌのコレクタが
直列に接続され、その接続点ａにコイルＬの一端が接続
されている。同様にトランジスタＱ２のエミッタとトラ
ンジスタＱ３のコレクタが直列に接続されその接続点す
にコイルＬの他端が接続されている。
グ素子として１対のｎｐｎ形トランジスターＱＯ，Ｑ３
ｔたスイッチング素子として他の１対のｎｐｎ形トラン
ジスタＱｌ、Ｑ２が設けられている。トランジスタＱＯ
〜Ｑ３のコレクタ・エミッタ間と逆並列に高速動作のダ
イオードＤＯ−Ｄ３がそれぞれ接続されている。トラン
ジスタＱＯのエミッタとトランジスタＱｌのコレクタが
直列に接続され、その接続点ａにコイルＬの一端が接続
されている。同様にトランジスタＱ２のエミッタとトラ
ンジスタＱ３のコレクタが直列に接続されその接続点す
にコイルＬの他端が接続されている。
さらにトランジスタＱＯのコレクタとトランジスタＱ２
のコレクタとが接続され、その接続点Ｃに電圧■ＣＣが
印加されている。トランジスタＱ１のエミッタとトラン
ジスタＱ３のエミッタも接続され、その接続点ｄ［電圧
ＶＥＥが印加されている。
のコレクタとが接続され、その接続点Ｃに電圧■ＣＣが
印加されている。トランジスタＱ１のエミッタとトラン
ジスタＱ３のエミッタも接続され、その接続点ｄ［電圧
ＶＥＥが印加されている。
さらにトランジスタＱ１のベースとコイルＬの拶続点す
側の端部とか高速動作のダイオードＤｌｌによυ橋絡さ
れ、トランジスタＱ３のベースとコイルＬの接続点ａ側
の端部とが高速動作のダイオードＤＩＯによシ橋給され
ている。
側の端部とか高速動作のダイオードＤｌｌによυ橋絡さ
れ、トランジスタＱ３のベースとコイルＬの接続点ａ側
の端部とが高速動作のダイオードＤＩＯによシ橋給され
ている。
市、圧ＶＣＣは電圧ＶＥＥよりも電位が高く定められて
いる（この例示においてｈｖｃｃ−ＶＥＥキ１２ｖ）。
いる（この例示においてｈｖｃｃ−ＶＥＥキ１２ｖ）。
またコイルＬは接地レベルに対して浮くようにこれらの
電圧は定められている。
電圧は定められている。
トランジスタＱＯ（！＝Ｑ３のベース・エミッタ間には
同じタイミンクでパルス信＠Ｐ１が印加され、又トラン
ジスタＱｌとＱ２のベース・エミッタ間には同じタイミ
ングでパルス信号Ｐ２が印加される。
同じタイミンクでパルス信＠Ｐ１が印加され、又トラン
ジスタＱｌとＱ２のベース・エミッタ間には同じタイミ
ングでパルス信号Ｐ２が印加される。
以下第６図の信号特性図を彪照して第５図回路の動作に
ついて述べる。
ついて述べる。
第６図において、タイミングＴ１〜Ｔ７の各個の時間間
隔は同じであシ、それぞれの時間間隔はパルス信号Ｐｉ
、Ｐ２の論理ｒｌＪの時間幅τに等しい。丑だパルス
係号ＰＩ、Ｐ２の１周期は４τであり、ＰｌとＰ２は１
８０度の位相差がある。
隔は同じであシ、それぞれの時間間隔はパルス信号Ｐｉ
、Ｐ２の論理ｒｌＪの時間幅τに等しい。丑だパルス
係号ＰＩ、Ｐ２の１周期は４τであり、ＰｌとＰ２は１
８０度の位相差がある。
タイミングＴＩにおいてパルス係号Ｐ１がトランジスタ
ＱＯｔＱ３に印加されると、トランジスタＱＯ？Ｑ３が
オｙ［なり、ＶＣＣ−ＱＯ−Ｌ−Ｑ３−ＶＥＥ の回
路が形成される。
ＱＯｔＱ３に印加されると、トランジスタＱＯ？Ｑ３が
オｙ［なり、ＶＣＣ−ＱＯ−Ｌ−Ｑ３−ＶＥＥ の回
路が形成される。
このときのａ点）市；位ＶａはＶＣＣ−ＶＣＥＱＯ（ト
ランジスタＱＯのコレクタ・エミッタ間のｔＥ−Ｅ）ト
；＆Ｄ、ｂ点の％Ｌ位ｖｂはＶＥＥ 十ＶＣＥＱ３（ト
ランジスタＱ３のエレクタ・エミッタ間の電圧）となる
。コイル札□流ＩＬはコイルの株分特性に従って上昇し
ていく。
ランジスタＱＯのコレクタ・エミッタ間のｔＥ−Ｅ）ト
；＆Ｄ、ｂ点の％Ｌ位ｖｂはＶＥＥ 十ＶＣＥＱ３（ト
ランジスタＱ３のエレクタ・エミッタ間の電圧）となる
。コイル札□流ＩＬはコイルの株分特性に従って上昇し
ていく。
パルス（ｆｆｉ号Ｐｉの論理が「０」になると、トラン
ジスタＱＯ、Ｑ３はオフになる。そうすると、コイルＬ
は等測的なｔ源と々って、コイル電流ＩＬばＶＥＥ−ｄ
点−Ｄｉ−Ｌ−Ｄ２−Ｃ点−ＶＣＣに流れる。このとき
のａ点の霜２位Ｖａ［ＶＥ］４１′−ＶｆＤ＋ （タ
イオー）’Ｄ Ｉ のｔ圧Ｒ下分）、ｂ点の電位ｖｂは
ＶＣＣ＋ＶｆＤ２（ダイオードＤ２の電圧降下量）にな
る。このとき、ｖａとｖｂとは逆転しＶａ（Ｖｂになる
。電位ＶａがＶＥＥ以下になることによって、トランジ
スタＱ３のベースがダイオードＤＩＯを介してエミッタ
より低い電位に接続されることによＱ１ベースにおける
過剰蓄積電荷は速かに中和されてトランジスタＱ３は迅
速に完全なオフ状態になる。
ジスタＱＯ、Ｑ３はオフになる。そうすると、コイルＬ
は等測的なｔ源と々って、コイル電流ＩＬばＶＥＥ−ｄ
点−Ｄｉ−Ｌ−Ｄ２−Ｃ点−ＶＣＣに流れる。このとき
のａ点の霜２位Ｖａ［ＶＥ］４１′−ＶｆＤ＋ （タ
イオー）’Ｄ Ｉ のｔ圧Ｒ下分）、ｂ点の電位ｖｂは
ＶＣＣ＋ＶｆＤ２（ダイオードＤ２の電圧降下量）にな
る。このとき、ｖａとｖｂとは逆転しＶａ（Ｖｂになる
。電位ＶａがＶＥＥ以下になることによって、トランジ
スタＱ３のベースがダイオードＤＩＯを介してエミッタ
より低い電位に接続されることによＱ１ベースにおける
過剰蓄積電荷は速かに中和されてトランジスタＱ３は迅
速に完全なオフ状態になる。
このトランジスタＱ３の完全オフによシタイミングＴ２
においてコイル電流ＩＬはコイルＬの放電特性に従って
減少していく。
においてコイル電流ＩＬはコイルＬの放電特性に従って
減少していく。
タイミングＴ３においてはパルス信号Ｐ２がトランジス
タＱｌ ｌＱ２に印加されるが、ａ点、ｂ点の電位Ｖａ
、Ｖｂ及びコイル電流ＩＬはタイミングＴ１とは反対に
なるが、動作原理はタイミングＴ１と同じである。
タＱｌ ｌＱ２に印加されるが、ａ点、ｂ点の電位Ｖａ
、Ｖｂ及びコイル電流ＩＬはタイミングＴ１とは反対に
なるが、動作原理はタイミングＴ１と同じである。
パルス信号Ｐ２がオフになるとトランジスタＱｌ 、Ｑ
２がオフになるが、上述のタイミングＴ２における動作
と同様に、トランジスタＱ１の蓄積電荷がダイオードＤ
ｌｌを介して解放されるので、トランジスタＱ１は迅速
に完全にオフになる。
２がオフになるが、上述のタイミングＴ２における動作
と同様に、トランジスタＱ１の蓄積電荷がダイオードＤ
ｌｌを介して解放されるので、トランジスタＱ１は迅速
に完全にオフになる。
タイミンクＴ５以降は、上述の動作がくシ返されていく
。
。
以上に述べたようにトランジスタＱｌ 、Ｑ３の蓄積電
荷はトランジスタのオフ時に迅速に解放されるので、コ
イル電流ＩＬけはｙパルス信号に準じた充放電特性を示
す。この例示においては従来°蓄積時間’１’ｓ ｔｇ
が１００〜２００ｎｓ程度であったものが数分の１以下
になった。またこのようにトランジスタの切れの向上は
、トランジスタに流れる電流の許容値を高めることがで
き。特に、コイルＬには比較的大きい電流が流れるので
その効果が大きい。
荷はトランジスタのオフ時に迅速に解放されるので、コ
イル電流ＩＬけはｙパルス信号に準じた充放電特性を示
す。この例示においては従来°蓄積時間’１’ｓ ｔｇ
が１００〜２００ｎｓ程度であったものが数分の１以下
になった。またこのようにトランジスタの切れの向上は
、トランジスタに流れる電流の許容値を高めることがで
き。特に、コイルＬには比較的大きい電流が流れるので
その効果が大きい。
第７図に本発明の他の実施例を示す。第７図回路は第５
図回路に比し、ｎｐｎｌ−ランジスタＱＯｔＱ２をｐｎ
ｐ形トランジスタＱ Ｏ’ ＋ Ｑ ２’に変え、さら
にコイルＬからトランジスタＱＯ′のベースに向うダイ
オードＤ２３、コイルＬからトランジスタＱ ２／のベ
ースに向うダイオードＤ２２を設けたものである。
図回路に比し、ｎｐｎｌ−ランジスタＱＯｔＱ２をｐｎ
ｐ形トランジスタＱ Ｏ’ ＋ Ｑ ２’に変え、さら
にコイルＬからトランジスタＱＯ′のベースに向うダイ
オードＤ２３、コイルＬからトランジスタＱ ２／のベ
ースに向うダイオードＤ２２を設けたものである。
トランジスタＱ Ｏ／のパルス信号Ｐ１′はトランジス
タＱ３に印加するパルス信号Ｐ１と同じタイミングであ
るが極性が反転されている。トランジスタＱ ２／のパ
ルス信号Ｐ ２’はトランジスタＱ１に印加するパルス
信号Ｐ２と同じタイミングであるが極性が反転されてい
る。
タＱ３に印加するパルス信号Ｐ１と同じタイミングであ
るが極性が反転されている。トランジスタＱ ２／のパ
ルス信号Ｐ ２’はトランジスタＱ１に印加するパルス
信号Ｐ２と同じタイミングであるが極性が反転されてい
る。
第７図回路の動作は第６図回路の動作とはソ同じである
のでその動作説明を省略する。しかしながら第７図回路
においては、トランジスタＱ３の蓄積電荷の解放と共に
トランジスタＱＯ′の蓄積電荷の解放、又は、トランジ
スタＱ１の蓄８ｊｔｌｌｔ荷の解放と共にトランジスタ
Ｑ２の蓄積電荷の解放を行うことができる。
のでその動作説明を省略する。しかしながら第７図回路
においては、トランジスタＱ３の蓄積電荷の解放と共に
トランジスタＱＯ′の蓄積電荷の解放、又は、トランジ
スタＱ１の蓄８ｊｔｌｌｔ荷の解放と共にトランジスタ
Ｑ２の蓄積電荷の解放を行うことができる。
（７）発明の効果
本発明によれば、コイルに流れる電流波形特性が向上し
て位相余裕が大きくなシ、磁気バブル転送の高速化又は
安定化が実現される。
て位相余裕が大きくなシ、磁気バブル転送の高速化又は
安定化が実現される。
また本発明によれば、スイッチング素子に流すべき電流
の余裕値が大きくなる。
の余裕値が大きくなる。
第１図は従来のバブルメモリ駆動回路図、第２図は第１
図回路の信号特性図、 第３図及び第４図は第１図回路の特性を改善するだめの
従来回路図、 第５図は本発明の一実施例としてのバブルメモリ駆動回
路図、 第６図は第５図回路の信号特性図、 第７図は本発明の他の実施例としてのバブルメモリ駆動
回路図、である。 （符号の説明） ＱＯ−Ｑ３・・・トランジスタ、 ＤＯＮＤ３・・・ダイオード、 ＤＩＯ，Ｄｌｌ・・・ダイオード、 Ｄ２０．Ｄ２１・・・ダイオード。 第１図 第２図 第４図 第５図
図回路の信号特性図、 第３図及び第４図は第１図回路の特性を改善するだめの
従来回路図、 第５図は本発明の一実施例としてのバブルメモリ駆動回
路図、 第６図は第５図回路の信号特性図、 第７図は本発明の他の実施例としてのバブルメモリ駆動
回路図、である。 （符号の説明） ＱＯ−Ｑ３・・・トランジスタ、 ＤＯＮＤ３・・・ダイオード、 ＤＩＯ，Ｄｌｌ・・・ダイオード、 Ｄ２０．Ｄ２１・・・ダイオード。 第１図 第２図 第４図 第５図
Claims (1)
- １、磁気バブル駆動用コイルに三角波状電流を流すよう
に該駆動用コイルの両端に設けられた４つのスイッチン
グ素子を具えたバブルメモリ駆動回路において、前記駆
動用コイルに流れる電流と逆極性に前記駆動コイルと前
記スイッチング素子の制御電極との間にダイオードを設
けたことを特徴とするバブルメモリ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197796A JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197796A JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990284A true JPS5990284A (ja) | 1984-05-24 |
| JPS6138555B2 JPS6138555B2 (ja) | 1986-08-29 |
Family
ID=16380489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197796A Granted JPS5990284A (ja) | 1982-11-12 | 1982-11-12 | バブルメモリ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658162A (en) * | 1984-07-23 | 1987-04-14 | Asahi Kasei Kogyo Kabushiki Kaisha | Printed coil unit for small size actuator |
-
1982
- 1982-11-12 JP JP57197796A patent/JPS5990284A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658162A (en) * | 1984-07-23 | 1987-04-14 | Asahi Kasei Kogyo Kabushiki Kaisha | Printed coil unit for small size actuator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138555B2 (ja) | 1986-08-29 |
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