JPS5848522A - パルス保持回路 - Google Patents
パルス保持回路Info
- Publication number
- JPS5848522A JPS5848522A JP57112612A JP11261282A JPS5848522A JP S5848522 A JPS5848522 A JP S5848522A JP 57112612 A JP57112612 A JP 57112612A JP 11261282 A JP11261282 A JP 11261282A JP S5848522 A JPS5848522 A JP S5848522A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- pulse
- holding circuit
- monostable multivibrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積スイッチング回路に、より具体的に
は、制御信号が除かれた後に出力パルスをアップ・レベ
ルに保持するための回路に関する。
は、制御信号が除かれた後に出力パルスをアップ・レベ
ルに保持するための回路に関する。
また良好な応用例に訃いて、この回路計単安定マルチバ
イブレータを実現するのに用いられる。
イブレータを実現するのに用いられる。
この型の保持回路はそれ自体では頻繁に用いられ、ＲＣ
回路網を含む論理回路の組み合せから構成される。
回路網を含む論理回路の組み合せから構成される。
単安定マルチバイブレータあるいはシングル・ショット
は、（例えばクロックによって生じた）入力パルスに応
答して、入力パルスの前縁又は後縁と同期し且つその幅
が回路の特定のパラメータによって決定され従って入力
パルスの幅には独立なパルスを発生する。周知のように
、このパルスの幅はＲＣ回路網中のキャパシタの電荷に
よって又は遅縁線の長さによって決定される。
は、（例えばクロックによって生じた）入力パルスに応
答して、入力パルスの前縁又は後縁と同期し且つその幅
が回路の特定のパラメータによって決定され従って入力
パルスの幅には独立なパルスを発生する。周知のように
、このパルスの幅はＲＣ回路網中のキャパシタの電荷に
よって又は遅縁線の長さによって決定される。
現在の傾向はよシ一層微細化されたＶＬＳＩ回路を開発
する方向にあるが、上記構成、要素は集積化された形に
作ることが難しい。インダクタは集積回路の形に作るこ
とが事実上不可能なので、遅縁線を製造するには多段Ｒ
Ｃ回路網を用いなければならない。全ての場合において
、キャパシタがシリコン・チップ中に集積化されなけれ
ばならない。不幸な事に、この目的にモノリシック集積
回路技術を用いるといくつかの問題が生じる。即ち、第
１にキャパシタンスが１５ ｐＦを越す事が困難である
。例えば１００ｐＦのキャパシタンスを得るためには約
１０Ｍ２のシリコン面積が必要であるが、これは標準的
なチップの殆んど全面積でアル。ま７’Ｃ１５ｐＦ以上
のキャパシタンスは信頼性の問題（例えば酸化物中のど
ンホールの存在によるキャパシタのブレークダウン）を
生じる可能性がある。
する方向にあるが、上記構成、要素は集積化された形に
作ることが難しい。インダクタは集積回路の形に作るこ
とが事実上不可能なので、遅縁線を製造するには多段Ｒ
Ｃ回路網を用いなければならない。全ての場合において
、キャパシタがシリコン・チップ中に集積化されなけれ
ばならない。不幸な事に、この目的にモノリシック集積
回路技術を用いるといくつかの問題が生じる。即ち、第
１にキャパシタンスが１５ ｐＦを越す事が困難である
。例えば１００ｐＦのキャパシタンスを得るためには約
１０Ｍ２のシリコン面積が必要であるが、これは標準的
なチップの殆んど全面積でアル。ま７’Ｃ１５ｐＦ以上
のキャパシタンスは信頼性の問題（例えば酸化物中のど
ンホールの存在によるキャパシタのブレークダウン）を
生じる可能性がある。
現在の所、普通の解決法は通常５５５型集積回路を用い
、外部キャパシタを接続して所望の単安定マルチバイブ
レータを形成する事である。明らかにこの方法は、この
ディスクリニドな外部キャパシタの存在に由来する多く
の欠点、例えば空間の損失、又は集積回路をキャパシタ
に接続するために出力ピンを設けなければならない事等
の欠点を有する。
、外部キャパシタを接続して所望の単安定マルチバイブ
レータを形成する事である。明らかにこの方法は、この
ディスクリニドな外部キャパシタの存在に由来する多く
の欠点、例えば空間の損失、又は集積回路をキャパシタ
に接続するために出力ピンを設けなければならない事等
の欠点を有する。
従って、ＬＳＩ技術を用いたモノリシック構造として形
成できる単安定回路に関する必要性が今日の電子産業に
おいて存在している。
成できる単安定回路に関する必要性が今日の電子産業に
おいて存在している。
本発明の目的赫前記欠点の全てをなくす事である。その
ために本発明は、幅Ｔの矩形パルスに応答して幅Ｔ＋τ
の同期した矩決パルスを供給する保持回路を提供する。
ために本発明は、幅Ｔの矩形パルスに応答して幅Ｔ＋τ
の同期した矩決パルスを供給する保持回路を提供する。
但しτは調整可能な所定の時間間隔である。
この非常に単純な回路は、時間間隔τを与えるために、
事前に飽和状態に駆動された通常のバイポーラ・トラン
ジスタのターン・オフ遅縁ヲ利用する事によって、従来
性なわれていたように時間間隔τを与えるのにキャパシ
タ及びその電荷を用いろ事を不必要にする。この時間間
隔τはトランジスタのベース中に蓄積された電荷が所定
の値を示す抵抗に制御された方式で転送されるのに要す
る時間によって４見られる。
事前に飽和状態に駆動された通常のバイポーラ・トラン
ジスタのターン・オフ遅縁ヲ利用する事によって、従来
性なわれていたように時間間隔τを与えるのにキャパシ
タ及びその電荷を用いろ事を不必要にする。この時間間
隔τはトランジスタのベース中に蓄積された電荷が所定
の値を示す抵抗に制御された方式で転送されるのに要す
る時間によって４見られる。
また上記保持回路及び通常のＮ ＯＲ１０１路から、非
容量性単安定マルチバイブレータが構成される。
容量性単安定マルチバイブレータが構成される。
クロック信号はＮＯＲ回路へ１つの入力として加えられ
る。またＮＯＲ回路は保持回路によって処理されたクロ
ック信号が他方の入力に加えられる。
る。またＮＯＲ回路は保持回路によって処理されたクロ
ック信号が他方の入力に加えられる。
ＮＯＲ回路の出力パルスは、用いたトランジスタの型に
依存してクロック信号の前線又は後縁のいずれかと同期
し、幅τを持つ。従ってこれは、任意の単安定マルチバ
イブレータの出力信号のように、クロック信号の幅Ｔに
独立である。
依存してクロック信号の前線又は後縁のいずれかと同期
し、幅τを持つ。従ってこれは、任意の単安定マルチバ
イブレータの出力信号のように、クロック信号の幅Ｔに
独立である。
従って本発明は、通常の集積回路製造技術を用いてシリ
コン・チップの非常に小さな部分に完全に形成できる単
安定マルチ（バイブレータを提供する。その多くの第１
１点は周知１である。
コン・チップの非常に小さな部分に完全に形成できる単
安定マルチ（バイブレータを提供する。その多くの第１
１点は周知１である。
以下図面を参照しながら本発明の良好な実施例を詳細に
説明する。
説明する。
第１Ａ図及び第１Ｂ図を参照すると、本発明に従って構
成された単安定マルチバイブレータ１０が示されている
。この装置は通常のＮＯＲ回路１１を含み、その第１の
入ｊＪはクロック信号（入力Ａに印加される）を受は取
り、その第２の入力８、（Ｃで表わされる）は保持回路
１２の出力を受は取る。
成された単安定マルチバイブレータ１０が示されている
。この装置は通常のＮＯＲ回路１１を含み、その第１の
入ｊＪはクロック信号（入力Ａに印加される）を受は取
り、その第２の入力８、（Ｃで表わされる）は保持回路
１２の出力を受は取る。
出力、信号は端子Ｂに得ら五Ａ。また保持回路もクロッ
ク信号を入力として受は取る。
ク信号を入力として受は取る。
ＮＯＲ回路１１は、トランジスタＴ１及びＴ２のコレク
タを共通の抵抗Ｒ１に接続し、それをさらに電源電圧Ｖ
に接続する事によって、通常 Ｃ の方法で実現される。トランジスタＴ１のベースはバイ
アス抵抗Ｒ２、Ｒ３に接続され、一方トランジスタＴ２
のベースはバイアス抵抗Ｒ４に接続される。保持回路１
２は抵抗Ｒ５、ブロッキング・ダイオードＤＩ（コレク
ターベース接合が短絡されたトランジスタＴ３から構成
される）、及びトランジスタＴ４、抵抗Ｒ６から構成さ
れる 抵抗Ｒ６はバイアス抵抗として用いられるが、特
にトランジスタＴ４が飽和した時にこのトランジスタの
ベースを放電するために役立つ。簡単のために、保持回
路は単安定マルチバイブレータ中で用いる観点から説明
する。
タを共通の抵抗Ｒ１に接続し、それをさらに電源電圧Ｖ
に接続する事によって、通常 Ｃ の方法で実現される。トランジスタＴ１のベースはバイ
アス抵抗Ｒ２、Ｒ３に接続され、一方トランジスタＴ２
のベースはバイアス抵抗Ｒ４に接続される。保持回路１
２は抵抗Ｒ５、ブロッキング・ダイオードＤＩ（コレク
ターベース接合が短絡されたトランジスタＴ３から構成
される）、及びトランジスタＴ４、抵抗Ｒ６から構成さ
れる 抵抗Ｒ６はバイアス抵抗として用いられるが、特
にトランジスタＴ４が飽和した時にこのトランジスタの
ベースを放電するために役立つ。簡単のために、保持回
路は単安定マルチバイブレータ中で用いる観点から説明
する。
以下第２図を参照しながら回路１０の動作を説明する。
この図は（入力クロック信号が加えられる）点Ａ％（マ
ルチバイブレータ出力の）点Ｂ１及び（保持回路出力の
）点Ｃ並びにＴ１及びＴ２のコレクタの電位を示す。こ
れらのコレクタは、個々に、即ちそれらが相互接続され
ず各々のコレクタが抵抗Ｒ１で負荷されているかのよう
に考えられる。
ルチバイブレータ出力の）点Ｂ１及び（保持回路出力の
）点Ｃ並びにＴ１及びＴ２のコレクタの電位を示す。こ
れらのコレクタは、個々に、即ちそれらが相互接続され
ず各々のコレクタが抵抗Ｒ１で負荷されているかのよう
に考えられる。
アップ・レベル（例えばＶ ）がクロック信号 Ｃ
によって入力Ａに加えられた時、トランジスタＴ１は即
座に導通させられる。従ってＴ１のコレクタの電位はＶ
から０ボルトになる。簡単のた Ｃ めに、ターン・オン及びターン・オフによる遅延（これ
らは各々１０ｎ＄及び２Ｏ−ｎｓのオーダーである）は
図に示していない。さらにこのアップ・レベルの印加の
結果として、Ｔ４が即座に飽和状態に駆動される。Ｒ６
＞＞ Ｒ５なので、そのベース電流は事実上次式によっ
て定められる。
座に導通させられる。従ってＴ１のコレクタの電位はＶ
から０ボルトになる。簡単のた Ｃ めに、ターン・オン及びターン・オフによる遅延（これ
らは各々１０ｎ＄及び２Ｏ−ｎｓのオーダーである）は
図に示していない。さらにこのアップ・レベルの印加の
結果として、Ｔ４が即座に飽和状態に駆動される。Ｒ６
＞＞ Ｒ５なので、そのベース電流は事実上次式によっ
て定められる。
但ＬＶ。はダイオードＤ１における電圧降下、（ｖＢＥ
）Ｔ４はＴ４のエミッターベース接合における電圧降下
である。
）Ｔ４はＴ４のエミッターベース接合における電圧降下
である。
飽和のへりにおけるｄｃβ β（又はｈＦＦ、）即ちＴ
４の静的電流５ＩＦｌｌ得は飽和したＴ４に関してＩｃ
ｍａｘ／■Ｂ１の比によって定義される。但しＩＣＩＴ
１ａＸ＝ｖｃｃ／Ｒ４である。あるいは事実上βｚＲ５
／Ｒ４である。Ｔ４が飽和した時、Ｔ２のベースは接置
され、このトランジスタは急速にターン・オフされる。
４の静的電流５ＩＦｌｌ得は飽和したＴ４に関してＩｃ
ｍａｘ／■Ｂ１の比によって定義される。但しＩＣＩＴ
１ａＸ＝ｖｃｃ／Ｒ４である。あるいは事実上βｚＲ５
／Ｒ４である。Ｔ４が飽和した時、Ｔ２のベースは接置
され、このトランジスタは急速にターン・オフされる。
第２図はＴ２のコレクタ電圧の増加を明瞭に示している
。このコレクタは別々であると考えられる゛。時間間隔
Ｔの後にクロック信号がダウン・レベルに戻ると、トラ
ンジスタＴ１はそのベースの低いイ（イアス抵抗（Ｒ２
はＲ３と並列に接続される）により急速にターン・オフ
されＴ１のコレクタ電圧は急速にＶ に戻る。しかじ
な−ら強く飽和したトランジスタＴ４のベース中に蓄積
された電荷（少数キャリア）は、ブロッキング・ダイオ
ードＤ１の存在により端子Ａ（これはその時大浦、電位
である）に向って流れる事ガ不可能であり、抵抗に６に
流入する。従ってＲ６はＴ４のターン・オフ時間を制御
する。このターン・オフ時間ｔｏ’ｆ ’ｆは蓄積時間
ｔ と立ち下り゛時間ｔｆ との和に等しいが、実質的
にはｔ に等しい。ｔ は８
８次の公知の関係丈によって宇められる。
。このコレクタは別々であると考えられる゛。時間間隔
Ｔの後にクロック信号がダウン・レベルに戻ると、トラ
ンジスタＴ１はそのベースの低いイ（イアス抵抗（Ｒ２
はＲ３と並列に接続される）により急速にターン・オフ
されＴ１のコレクタ電圧は急速にＶ に戻る。しかじ
な−ら強く飽和したトランジスタＴ４のベース中に蓄積
された電荷（少数キャリア）は、ブロッキング・ダイオ
ードＤ１の存在により端子Ａ（これはその時大浦、電位
である）に向って流れる事ガ不可能であり、抵抗に６に
流入する。従ってＲ６はＴ４のターン・オフ時間を制御
する。このターン・オフ時間ｔｏ’ｆ ’ｆは蓄積時間
ｔ と立ち下り゛時間ｔｆ との和に等しいが、実質的
にはｔ に等しい。ｔ は８
８次の公知の関係丈によって宇められる。
但しτ は蓄積時間定数” Ｂ２ はＴ４のターン・
オフ電流であってＩＢ２＝（ＶＢＦＪ）Ｔ４／Ｒ６のよ
うに定められる。
オフ電流であってＩＢ２＝（ＶＢＦＪ）Ｔ４／Ｒ６のよ
うに定められる。
既に明らかなように１ は主にＲ５に依存すＢす
る。パラメータτ 及びβは、用いたバイポーラ技術に
よって決定される。蓄積時間ｔ は多数のパラメータ、
特にＲ６に依存し、容易に所望の値に調整できる。
よって決定される。蓄積時間ｔ は多数のパラメータ、
特にＲ６に依存し、容易に所望の値に調整できる。
ベース中の電荷蓄積現象、従ってトランジスタに固有の
蓄積時間ｔ は、スイッチング時間を遅くするので回路
動作にとって有害であると一般に考えられている事は興
味深い。従って従来技術はこれまで、蓄積時間を減少さ
せる手段（例えばベース−コレクタ接合に並列にショッ
トキー・ダイオードを接続するか、又はベースを駆動す
る抵抗に並列にキャパシタを接続する事）を見い出すこ
とに専心していた。
蓄積時間ｔ は、スイッチング時間を遅くするので回路
動作にとって有害であると一般に考えられている事は興
味深い。従って従来技術はこれまで、蓄積時間を減少さ
せる手段（例えばベース−コレクタ接合に並列にショッ
トキー・ダイオードを接続するか、又はベースを駆動す
る抵抗に並列にキャパシタを接続する事）を見い出すこ
とに専心していた。
ｔ に近い時間間隔τの後Ｔ４がカット・オフされ、そ
の結果Ｔ２が即座に導通させられる。出力Ｂは物理的に
Ｔ１及びＴ２のコレクタの共通ノードに対応する。従っ
て点Ｂにおける出力パルスはＴ１及びＴ２のコレクタ電
圧をＯＲする事によって得られる。
の結果Ｔ２が即座に導通させられる。出力Ｂは物理的に
Ｔ１及びＴ２のコレクタの共通ノードに対応する。従っ
て点Ｂにおける出力パルスはＴ１及びＴ２のコレクタ電
圧をＯＲする事によって得られる。
第２図に示すようにこの単安定マルチバイブレータは、
特定な調整可能な幅τを持ちクロック・パルスの後縁と
同期したパルスを発生する。
特定な調整可能な幅τを持ちクロック・パルスの後縁と
同期したパルスを発生する。
例えばｆＴ≧４００ ＭＨｚ、 ＢＶｃｏｏ” １３
Ｖ、β≧３０といつ７′Ｃ特性を示すトランジスタを与
える通常のＮＰＮバイポーラ技術を用い、Ｔ４が１０ｍ
Ａ ）ランジスタ、Ｔ１、Ｔ２、Ｔ３が３ｍＡ トラ
ンジスタであるとすると、Ｔ４に関してτ ＝９５ｎｓ
及びｖ ＝（ｖＢＥ）Ｔ４＝０．７Ｖである。
Ｖ、β≧３０といつ７′Ｃ特性を示すトランジスタを与
える通常のＮＰＮバイポーラ技術を用い、Ｔ４が１０ｍ
Ａ ）ランジスタ、Ｔ１、Ｔ２、Ｔ３が３ｍＡ トラ
ンジスタであるとすると、Ｔ４に関してτ ＝９５ｎｓ
及びｖ ＝（ｖＢＥ）Ｔ４＝０．７Ｖである。
Ｒ５＝４にΩ、Ｒ６＝３０にΩ及びＲ４＝８にΩのよう
に選定すると、上記（１）式に従ってｔ ＝２９Ｏｎｓ
あるいはｔ ：３００ｎｓになる。
に選定すると、上記（１）式に従ってｔ ＝２９Ｏｎｓ
あるいはｔ ：３００ｎｓになる。
１０にΩの抵抗を負荷として有する通常の単安定マルチ
バイブレータを用いると、この蓄積時間は理論的に岐Ｃ
”３０ｐＦ％実際はＣ＝５０ｐＦ即ち４．５ ｍｎ？の
シリコン面積を用いれば得られるであろう。
バイブレータを用いると、この蓄積時間は理論的に岐Ｃ
”３０ｐＦ％実際はＣ＝５０ｐＦ即ち４．５ ｍｎ？の
シリコン面積を用いれば得られるであろう。
回路１０は、トランジスタＴ４がバイポーラ・デバイス
なので、ＢＩＦＥＴ型の混成技術又はバイポーラ技術の
いずれかを用いて製造できる。回路は、どのようなバイ
ポーラ、技術を世いるかに無関係である。Ｔ４のパラメ
ータは用いた特定の技術に依存するが、τの所望の値は
全ての場合に抵抗Ｒ６の値を調整することによって得ら
れる。
なので、ＢＩＦＥＴ型の混成技術又はバイポーラ技術の
いずれかを用いて製造できる。回路は、どのようなバイ
ポーラ、技術を世いるかに無関係である。Ｔ４のパラメ
ータは用いた特定の技術に依存するが、τの所望の値は
全ての場合に抵抗Ｒ６の値を調整することによって得ら
れる。
当業者にとってＮＰＮ）ランジスタから構成されたこの
回路はＰＮＰデバイスから成る回路として容易に実施で
きる事が明らかであろう。その場合出力パルスはクロッ
ク・パルスの前縁において発生するであろう。
回路はＰＮＰデバイスから成る回路として容易に実施で
きる事が明らかであろう。その場合出力パルスはクロッ
ク・パルスの前縁において発生するであろう。
、回路１２は、入力信号（ここではクロック・パルスの
後縁）が消えた後特定の時間間隔τの聞出カパルスを維
持又は与えられたパルスの持続時間を時間開隔τだけ引
き伸ばｆ車が望まれる全ての焦合に適応される。
後縁）が消えた後特定の時間間隔τの聞出カパルスを維
持又は与えられたパルスの持続時間を時間開隔τだけ引
き伸ばｆ車が望まれる全ての焦合に適応される。
単安定マルチバイブレータ１０は、クロック・パルスの
後縁（又は前縁）と同゛期した、特定の持続時間での別
のパルスを発生させる事が望まれる全ての場合に適用さ
れる。従ってそれはパルス発生器、矩形化回路、ゼロ交
差検出雛及び連綴回路等に用いることができる。
後縁（又は前縁）と同゛期した、特定の持続時間での別
のパルスを発生させる事が望まれる全ての場合に適用さ
れる。従ってそれはパルス発生器、矩形化回路、ゼロ交
差検出雛及び連綴回路等に用いることができる。
それらはディスクリートな部品として構成してもよいが
、キャパシタが完全に存在゛しないのでモノリシック集
積回路として実施するのに特に適している。
、キャパシタが完全に存在゛しないのでモノリシック集
積回路として実施するのに特に適している。
第１Ａ図は単安定マルチバイブレータの崗第１Ｂ図は第
１Ａ図の単安定マルチバイブレータのブロック図、 第２図は第１Ａ図の単安定マルチバイブレータの種々の
点におけるパルスの波形図である。 １０・・・・単安定マルチバイブレータ、１１・・・・
ＮＯＲ回路、１２・・・・保持回路、Ｔ１〜Ｔ４・・・
・バイポーラ・トランジスタ。 出願人イン久づｂタナル・ビジ木ス・マシーンズ・コー
ポレーション代理人 弁理士 岡 １） 次
生（外１名）
１Ａ図の単安定マルチバイブレータのブロック図、 第２図は第１Ａ図の単安定マルチバイブレータの種々の
点におけるパルスの波形図である。 １０・・・・単安定マルチバイブレータ、１１・・・・
ＮＯＲ回路、１２・・・・保持回路、Ｔ１〜Ｔ４・・・
・バイポーラ・トランジスタ。 出願人イン久づｂタナル・ビジ木ス・マシーンズ・コー
ポレーション代理人 弁理士 岡 １） 次
生（外１名）
Claims (2)
- （１）制御信号が除かれた後、一定の時間間隔の間パル
スを所定のレベルに保持するための回路であって、 入力パルスを受は取るための手段及び出力パルスを与え
るための手段と、 少なくとも１つのバイポー２・トランジスタを含む電荷
蓄積手段と、 上記トランジスタを飽和させるための手段と、上記トラ
ンジスタの制御された放電を可能にし、制御信号の除か
れた後に上記トランジスタのターン・オフを遅延させる
手段とを含む パルス保持回路。 - （２）上記一定の時間間隔が事実上上記トランジスタの
蓄積時間に等しい特許請求の範囲第（１）項記載のパル
ス保持回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81430029A EP0073870B1 (fr) | 1981-09-08 | 1981-09-08 | Multivibrateur monostable intégré sans condensateur |
| EP814300299 | 1981-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848522A true JPS5848522A (ja) | 1983-03-22 |
Family
ID=8188597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112612A Pending JPS5848522A (ja) | 1981-09-08 | 1982-07-01 | パルス保持回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4574204A (ja) |
| EP (1) | EP0073870B1 (ja) |
| JP (1) | JPS5848522A (ja) |
| DE (1) | DE3175784D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2580878B1 (fr) * | 1985-04-17 | 1987-11-27 | Jeumont Schneider | Procede de commande de l'instant d'ouverture d'un interrupteur, et circuit logique correspondant |
| US5011513A (en) * | 1989-05-31 | 1991-04-30 | Norton Company | Single step, radiation curable ophthalmic fining pad |
| US5120987A (en) * | 1991-01-31 | 1992-06-09 | Wong Robert C | Tunable timer for memory arrays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3341712A (en) * | 1963-01-23 | 1967-09-12 | Fifth Dimension Inc | Current sensing timing circuits |
| US3349252A (en) * | 1964-03-16 | 1967-10-24 | Automatic Elect Lab | Minority carrier storage flip-flop |
| US3394268A (en) * | 1965-02-01 | 1968-07-23 | Bell Telephone Labor Inc | Logic switching circuit |
| DE1766415A1 (de) * | 1968-05-18 | 1971-07-15 | Standard Elek K Lorenz Ag | Frequenzdiskriminator fuer impulsfoermige Signale |
| US3588544A (en) * | 1968-03-20 | 1971-06-28 | Hazeltine Research Inc | Signal generating circuits using internal semiconductor capacitance |
| US3578988A (en) * | 1969-11-07 | 1971-05-18 | Nasa | Digital pulse width selection circuit |
| US3818367A (en) * | 1973-06-29 | 1974-06-18 | Gte Automatic Electric Lab Inc | Adjustable slow and delayed pulse oscillator |
-
1981
- 1981-09-08 EP EP81430029A patent/EP0073870B1/fr not_active Expired
- 1981-09-08 DE DE8181430029T patent/DE3175784D1/de not_active Expired
-
1982
- 1982-07-01 JP JP57112612A patent/JPS5848522A/ja active Pending
- 1982-08-06 US US06/405,804 patent/US4574204A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416963A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Differetiating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073870A1 (fr) | 1983-03-16 |
| US4574204A (en) | 1986-03-04 |
| EP0073870B1 (fr) | 1986-12-30 |
| DE3175784D1 (en) | 1987-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4449063A (en) | Logic circuit with improved switching | |
| JPS598365A (ja) | 集積回路チツプ | |
| US4687953A (en) | Dynamic ECL line driver circuit | |
| US4994774A (en) | Integrated low-pass filter arrangement | |
| JPH027536B2 (ja) | ||
| US4400635A (en) | Wide temperature range switching circuit | |
| JPS5848522A (ja) | パルス保持回路 | |
| US4567380A (en) | Schmitt trigger circuit | |
| JPS63253724A (ja) | 集積回路のアース・グリッチを補償する回路 | |
| EP0375998A2 (en) | Low power transient suppressor circuit | |
| JP2001358567A (ja) | 半導体集積回路 | |
| US3344321A (en) | Magnetostrictive delay line driver | |
| US5517130A (en) | Method and structure for reducing noise in output buffer circuits | |
| US4242605A (en) | Transient array drive for bipolar ROM/PROM | |
| JP2002204154A (ja) | 終端回路およびその方法 | |
| US4897566A (en) | Bipolar transistor logic circuit | |
| US3829716A (en) | Wide range monstable multivibrator circuit having a constant current source | |
| JPH03147422A (ja) | Ｅｃｌ回路 | |
| US4975600A (en) | Bicmos TTL output driver circuit | |
| JP2775787B2 (ja) | 集積回路 | |
| JPH0669141B2 (ja) | 入力回路 | |
| JPH0720059B2 (ja) | トランジスタ回路 | |
| US5187391A (en) | Modified non-threshold logic circuit | |
| US5319251A (en) | Circuit arrangement for generating a switching pulse from a square-wave signal | |
| US6414538B1 (en) | Circuit to reduce AC component of bias currents in high speed transistor logic circuits |