JPS6137077Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、CMOS−RAM等の半導体揮発性
メモリを実質的に不揮発性化するためのメモリバ
ツクアツプ電源回路に関する。

周知のように、マイクロプロセツサ制御の各種
装置においては、制御プログラム等を格納するメ
モリとして不揮発性のものが必要であるが、最近
では、特に消費電力の少ないCMOS・RAMをバ
ツクアツプ電源回路により不揮発性化して用いる
ことが良く行なわれている。

第１図はこの種のメモリバツクアツプ電源回路
の従来例を示す。システム電源１から導出された
給電ラインL₀とL₁のうち、負極（アース）側の
ラインL₀はメモリ２に連結され、正極側のライ
ンL₁はトランジスタQ₁を介してメモリ２への給
電ラインL₂に接続されている。システム電源１
による正常な給電時にはラインL₁，L₀間に所定
の一定電圧Esが生じ、そのときラインL₁，L₀間
に抵抗R₁とともに直列接続されたツエナーダイ
オードZDがオンし、これにより抵抗R₂を介して
トランジスタQ₂がオンとなり、その結果抵抗R₃
を介して上記トランジスタQ₁がオンするように
回路構成されている。また、トランジスタQ₁よ
りメモリ２側の給電ラインL₂，L₀間に、バツク
アツプ用電池３とダイオードD₁の直列回路と、
電池３の交換の際のバツクアツプ用であるコンデ
ンサ４と、抵抗R₄とトランジスタQ₃の直列回路
とが、それぞれ並列に接続されている。トランジ
スタQ₃と抵抗R₄および抵抗R₅からなる回路は、
メモリ２に対するチツプイネイブル信号を発
生する反転回路であつて、メモリセーブ回路５か
らのメモリセーブ信号を受けてトランジスタ
Q₃がオン，オフ制御される。メモリ２は、所定
の電源電圧EsがラインL₂，L₀間に印加され、か
つチツプイネイブル信号が低レベル“Ｌ”の
とき、アクセス可能となる。またチツプイネイブ
ル信号が高レベル“Ｈ”になると、ライン
L₂，L₀間に印加される電源電圧がEsよりも相当
低くなつても、メモリ２の記憶内容が保持され、
かつその電力消費は極微となる。

上記構成の動作を説明すると、システム電源１
をオンにして、給電ラインL₁，L₀間に正常に所
定電圧Esが生じている状態では、トランジスタ
Q₁がオンし、ラインL₂，L₀を通じてメモリ２に
電圧Esが印加され、またこの場合にはメモリセ
ーブ回路５の出力信号が“Ｈ”となり、これ
を受けてトランジスタQ₃がオンし、チツプイネ
イブル信号が“Ｌ”となり、メモリ２はアク
セス可能状態となる。なお、この状態にては、コ
ンデンサ４が電圧Esまで充電されるとともに、
ダイオードD₁がカツトオフしていて電池３は放
電されない。これがシステムの動作状態である。

また、システムの動作を停止すべくシステム電
源１をオフにし、給電ラインL₁，L₀間の電圧が
低下すると（ついには零になる）、ツエナーダイ
オードZDがオフし、トランジスタQ₂がオフし、
従つてトランジスタQ₁もオフする。そのため、
まずコンデンサ４の充電電圧が給電ラインL₁，
L₀間を介してメモリ２に印加され、コンデンサ
４の充電電圧がある程度低下すると、ダイオード
D₁がオンし、電池３の電圧EbがダイオードD₁を
介してメモリ２に印加される。つまり、システム
電源１がオフすると、メモリ２への給電ライン
L₂，L₀間の電圧すなわちメモリ２電源電圧Ｖ_DD
は、電池３の電圧EbからダイオードD₁の順方向
降下電圧Vfを差し引いた値となり、勿論コンデ
ンサ４の充電電圧もこれに等しくなる。一方、シ
ステム電源１がオフしたことにより、メモリセー
ブ回路５の出力信号は“Ｌ”となり、これを
受けてトランジスタQ₃がオフし、チツプイネイ
ブル信号は“Ｈ”（ラインL₂と同電位）にな
る。従つて、メモリ２は記憶保持状態となり、極
めて微量しか電力消費をせずに、電池３の電圧
Ebが相当低下するまで、メモリ２の記憶内容は
長時間保持される。また、電池３の交換時には、
コンデンサ４の充電電圧によりメモリ２は比較的
短時間記憶保持に保たれる。

なお、一般のCMOS−RAMの場合の具体例を
述べると、チツプイネイブル信号を“Ｌ”に
するアクセス時には、電源電圧Ｖ_DDを5V±５％
と非常に高精度に一定に保つ必要があり、またチ
ツプイネイブル信号を“Ｈ”にする記憶保持
状態では、電源電圧Ｖ_DDは2V程度まで低下して
も問題ない。

次に、上記従来の回路の問題点について説明す
る。トランジスタQ₁がオフするとともにチツプ
イネイブル信号が“Ｈ”となり、電池３によ
りメモリ２をバツクアツプして記憶保持状態にす
るバツクアツプ時において、上記の回路ではコン
デンサ４が電池３の負荷となつており、コンデン
サ４のリーク電流を電池３から補充する形とな
る。コンデンサ４は大容量のものが使われるた
め、そのリーク電流は比較的大きい。従つて、記
憶保持状態でのメモリ２の消費電力が極微である
のに、上記リーク電流による電池３の消耗が比較
的大きく、電池３の寿命を短縮してしまうという
欠点がある。

なお、トランジスタQ₁のコレクタとコンデン
サ４の接続点と、ダイオードD₁のカソードとを
結ぶラインL₂の途中に逆流防止用のダイオード
を介挿し、トランジスタQ₁のコレクタ電流およ
びコンデンサ４の放電電流がメモリ２側へ流れる
が、電池３からの電流がコンデンサ４側へ流出し
ないように構成すれば、コンデンサ４のリーク電
流による電池３の消耗という上記の欠点をなくす
ことができる。しかし、このような解決法は、ラ
インL₂途中に介挿する上記逆流防止用のダイオ
ードの順方向電圧降下が問題となるため採用でき
ない。つまり、メモリ２のアクセス時には上述し
たように電源電圧Ｖ_DDを高精度に所定値に保たね
ばならないが、給電ラインL₂途中にダイオード
が介挿されると、システム電源１からの給電時
（メモリ２のアクセス時）にそのダイオードの比
較的大きい順方向電圧降下（シリコンダイオード
で0.7V程度）のために、メモリ２への印加電圧
が所定値以下になつてしまう。この場合、システ
ム電源１の出力電圧Esを上記ダイオードによる
電圧降下を見込んで予め高くしておけば良いこと
になるが、システム電源１はメモリ２の専用電源
ではなく、システム全体の電源であり、メモリ２
にのみ合わせて出力電圧Esを決定する訳にはい
かない。元々第１図において、システム電源１側
とバツクアツプ用電池３側を分離するトランジス
タQ₁をダイオードに置き換えることができる
が、この部分の電圧降下をできるだけ小さくする
ことからトランジスタQ₁を採用しているのであ
つて、従つて上述のように給電ラインL₂途中に
ダイオードを介挿するのは本来の設計思想から大
きく逸脱するものである。

この考案は以上説明した従来の問題点に鑑みな
されたもので、その目的は、バツクアツプ時にバ
ツクアツプ用コンデンサが電池の負荷とならず、
かつシステム電源からメモリへの給電時にその給
電ラインの電圧降下が極めて小さい構成のメモリ
バツクアツプ電源回路を提供することにある。

以下、この考案の実施例を図面に基づいて詳細
に説明する。

第２図はこの考案の第１の実施例を示す。同図
において、システム電源１，メモリ２，電池３，
メモリセーブ回路５，給電ラインL₀，L₁，L₂，
トランジスタQ₁，Q₂，Q₃，ツエナーダイオード
ZD，ダイオードD₁，抵抗R₁〜R₅の接続関係は第
１図の従来例と同じであるので、その説明は省略
する。この考案に係る回路においては、電池３の
交換時の短期バツクアツプ用コンデンサ４の接続
関係が第１図の従来例と異なる。つまり第２図に
おいて、コンデンサ４の一端はアース側の給電ラ
インL₀に接続され、その他端はダイオードD₂の
カソードとダイオードD₃のアノードに共通に接
続されている。また、ダイオードD₂のアノード
はシステム電源１側の給電ラインL₁に接続さ
れ、他方のダイオードD₃のカソードはメモリ２
側の給電ラインL₂に接続されている。すなわ
ち、給電ラインL₀，L₁間にコンデンサ４とこの
コンデンサ４の充電を許容するダイオードD₂が
直列接続され、コンデンサ４とダイオードD₂と
の接続点と給電ラインL₂間にこのコンデンサ４
の放電を許容するダイオードD₃が接続されてい
る。

従つて、システム電源１がオンとなるメモリ２
のアクセス時に、トランジスタQ₁がオンし、シ
ステム電源１の出力電圧EsがトランジスタQ₁の
みを介してメモリ２に印加されるので、その間の
電圧降下は極めて小さく、メモリ２の電源電圧Ｖ
_DDはアクセス時（＝“Ｌ”）に必要な所定値に
維持される。また、この時コンデンサ４はダイオ
ードD₂を通して充電される。そして、システム
電源１がオフし、トランジスタQ₁，Q₂，Q₃がオ
フするメモリバツクアツプ時には、電池３の電圧
がダイオードD₁を通してメモリ２に印加される
とともに、チツプイネイブル信号が“Ｈ”と
なり、メモリ２は記憶保持状態となる。この時コ
ンデンサ４がリークしてその充電電圧が多少低下
しても、ダイオードD₃があるため、電池３から
コンデンサ４側に電流は流れない。つまり、コン
デンサ４は電池３の負荷にはなつておらず、コン
デンサ４のリークにより電池３が消耗されること
はない。また、電池３を交換する際には、コンデ
ンサ４の充電電圧がダイオードD₃を介してメモ
リ２に印加され、メモリ２は記憶保持状態に維持
される。なお、コンデンサ４の充電電圧を第１図
の従来例と比較すると、第２図の本考案の場合、
充電時にはダイオードD₂の電圧降下のために低
くなり、放電時にはダイオードD₃の電圧降下の
ためにメモリ２への印加電圧はさらに低くなる。
しかし、コンデンサ４が有効に働くのはメモリ２
を記憶保持状態にする時であつて、その場合には
前述したようにメモリ２への印加電圧はアクセス
時のような精度を必要としないので、問題はない
のである。

第３図はこの考案の他の実施例を示す。第３図
の回路において第２図の回路の異なる部分につい
て説明する。第３図の回路では、メモリセーブ回
路５の出力信号を抵抗R₂を介してトランジス
タQ₂のベースに印加し、このメモリセーブ信号
によつてトランジスタQ₂をオン，オフし、も
つてトランジスタQ₁をオン，オフするように構
成している。また、トランジスタQ₂のコレクタ
とラインL₂間に抵抗R₆を接続し、このコレクタ
からメモリ２のチツプイネイブル信号を得る
ようにしている。つまり、メモリセーブ信号
が“Ｈ”となり、トランジスタQ₁，Q₂がオン
し、システム電源１からメモリ２に給電するアア
クセス時には、チツプイネイブル信号はトラ
ンジスタQ₂を通じて“Ｌ”となる。反対に、メ
モリセーブ信号が“Ｌ”となり、トランジス
タQ₁，Q₂がオフし、電池３またはコンデンサ４
からメモリ２に給電するバツクアツプ時には、チ
ツプイネイブル信号が抵抗R₆を通じて“Ｈ”
となる。

以上詳細に説明したように、この考案に係るメ
モリバツクアツプ電源回路は、システム電源から
メモリへの給電ライン途中に介挿され、システム
電源の非給電時にオフされるスイツチング用トラ
ンジスタと、このトランジスタよりメモリ側の給
電ライン間に直列に接続されたバツクアツプ用電
池およびこの電池の放電を許容するダイオード
と、上記トランジスタよりシステム電源側の給電
ライン間に直列に接続されたバツクアツプ用コン
デンサおよびこのコンデンサの充電を許容するダ
イオードと、上記コンデンサとダイオードの接続
点と上記トランジスタよりメモリ側の給電ライン
との間に接続され、上記コンデンサの放電を許容
するダイオードとを備えたものであるから、シス
テム電源からメモリへの給電時にその給電ライン
途中の電圧降下は極めて小さく、また電池による
バツクアツプ時に、上記コンデンサが電池の負荷
とはならず、コンデンサのリーク電流により電池
の消耗を早めることがなくなる。

【図面の簡単な説明】

第１図は従来のメモリバツクアツプ電源回路の
回路図、第２図は本考案の一実施例によるメモリ
バツクアツプ電源回路の回路図、第３図は本考案
の他の実施例の回路図である。 １……システム電源、２……メモリ、３……バ
ツクアツプ用電池、４……バツクアツプ用コンデ
ンサ。

Claims (1)

【実用新案登録請求の範囲】
1. システム電源からメモリへの給電ライン途中に
   介挿され、システム電源の非給電時にオフされる
   スイツチング用トランジスタと、このトランジス
   タよりメモリ側の給電ライン間に直列に接続され
   たバツクアツプ用電池およびこの電池の放電を許
   容するダイオードと、上記トランジスタよりシス
   テム電源側の給電ライン間に直列に接続されたバ
   ツクアツプ用コンデンサおよびこのコンデンサの
   充電を許容するダイオードと、上記コンデンサと
   ダイオードの接続点と上記トランジスタよりメモ
   リ側の給電ラインとの間に接続され、上記コンデ
   ンサの放電を許容するダイオードとを備えたメモ
   リバツクアツプ電源回路。