JPH10312228A - バックアップ回路 - Google Patents
バックアップ回路Info
- Publication number
- JPH10312228A JPH10312228A JP9121877A JP12187797A JPH10312228A JP H10312228 A JPH10312228 A JP H10312228A JP 9121877 A JP9121877 A JP 9121877A JP 12187797 A JP12187797 A JP 12187797A JP H10312228 A JPH10312228 A JP H10312228A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- backup
- circuit
- electrolytic capacitor
- chip enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】 安価な電解コンデンサを効率的に用いて、所
望時間のバックアップを可能にしたバックアップ回路を
提供する。 【解決手段】 チップイネーブル端子１１からスレッシ
ョルドレベル以上のチップイネーブル電圧ＶCEを入力す
ると作動し且つスレッショルドレベル未満の電圧ＶCEを
入力すると作動を停止するマイコンＩＣ１の電源入力端
子１０と電源５との間に介設されたバックアップ電圧Ｖ
DD供給用のアルミニウム電解コンデンサ２と、電源５と
チップイネーブル端子１１との間に介設されたアルミニ
ウム電解コンデンサ３とを具備する。好ましくは、アル
ミニウム電解コンデンサ３とチップイネーブル端子１１
との間に、チップイネーブル電圧ＶCEを上記スレッショ
ルドレベルに近づくように降下させる電圧降下回路４を
設ける。
望時間のバックアップを可能にしたバックアップ回路を
提供する。 【解決手段】 チップイネーブル端子１１からスレッシ
ョルドレベル以上のチップイネーブル電圧ＶCEを入力す
ると作動し且つスレッショルドレベル未満の電圧ＶCEを
入力すると作動を停止するマイコンＩＣ１の電源入力端
子１０と電源５との間に介設されたバックアップ電圧Ｖ
DD供給用のアルミニウム電解コンデンサ２と、電源５と
チップイネーブル端子１１との間に介設されたアルミニ
ウム電解コンデンサ３とを具備する。好ましくは、アル
ミニウム電解コンデンサ３とチップイネーブル端子１１
との間に、チップイネーブル電圧ＶCEを上記スレッショ
ルドレベルに近づくように降下させる電圧降下回路４を
設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、マイコン等のメ
モリをバックアップするためのバックアップ回路に関す
るものである。
モリをバックアップするためのバックアップ回路に関す
るものである。
【０００２】
【従来の技術】ウォークマンなどの電子機器では、電池
が切れた時に、マイコンのメモリ内容を消去させないよ
うに、メモリを一定時間保持するバックアップ回路が採
用されている。従来、この種のバックアップ回路として
は、電気二重層コンデンサに常時充電しておき、電池等
の電源が切れた時に、このコンデンサに充電された電圧
を解放してメモリを数時間単位で保持する技術がある。
また、リセットＩＣで電源電圧を監視し、マイコンのチ
ップイネーブル端子のレベルを一気にＬレベルに落とし
てから充電電圧をメモリに供給する技術もある。
が切れた時に、マイコンのメモリ内容を消去させないよ
うに、メモリを一定時間保持するバックアップ回路が採
用されている。従来、この種のバックアップ回路として
は、電気二重層コンデンサに常時充電しておき、電池等
の電源が切れた時に、このコンデンサに充電された電圧
を解放してメモリを数時間単位で保持する技術がある。
また、リセットＩＣで電源電圧を監視し、マイコンのチ
ップイネーブル端子のレベルを一気にＬレベルに落とし
てから充電電圧をメモリに供給する技術もある。
【０００３】
【発明が解決しようとする課題】従来のバックアップ回
路では、高価な電気二重層コンデンサやリセットＩＣを
使用するので、バックアップ回路自体のコストが高くつ
く。また、ウォークマンなどに用いられているマイコン
のメモリを保持するに必要なバックアップ時間は、動作
中に電池が切れかけた時に電池交換をする時間で足り
る。したがって、従来のバックアップ回路のように、数
時間単位のバックアップを行う高価な電気二重層コンデ
ンサを用いることは、非効率的である。
路では、高価な電気二重層コンデンサやリセットＩＣを
使用するので、バックアップ回路自体のコストが高くつ
く。また、ウォークマンなどに用いられているマイコン
のメモリを保持するに必要なバックアップ時間は、動作
中に電池が切れかけた時に電池交換をする時間で足り
る。したがって、従来のバックアップ回路のように、数
時間単位のバックアップを行う高価な電気二重層コンデ
ンサを用いることは、非効率的である。
【０００４】この発明は上述した課題を解決するために
なされたもので、安価な電解コンデンサを効率的に用い
て、所望時間のバックアップを可能にしたバックアップ
回路を提供することを目的としている。
なされたもので、安価な電解コンデンサを効率的に用い
て、所望時間のバックアップを可能にしたバックアップ
回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明に係るバックアップ回路は、作動制御端子
からスレッショルドレベル以上の電圧を入力すると作動
し且つスレッショルドレベル未満の電圧を入力すると作
動を停止する電子回路の電源入力端子と電源との間に介
設されたバックアップ電圧供給用の第１の電解コンデン
サと、電源と作動制御端子との間に介設された第２の電
解コンデンサとを具備する構成とした。かかる構成によ
り、電源がオフになると、第１の電解コンデンサに充電
されている電圧が電源入力端子を介して電子回路に供給
される。また、これと並行して、第２の電解コンデンサ
に充電されたスレッショルドレベル以上の電圧が作動制
御端子に入力される。そして、第２の電解コンデンサの
放電が進み、作動制御端子に入力される電圧がスレッシ
ョルドレベル未満になると、電子回路の作動が停止す
る。すなわち、電源のオフ時から一定の時間は電子回路
が作動しているので、第１の電解コンデンサから供給さ
れる電圧は電子回路の作動とバックアップとの双方に使
用される。そして、上記一定時間を経過すると、電子回
路の作動が停止されて、第１の電解コンデンサから供給
される電圧がバックアップ用にのみ使用される。
に、この発明に係るバックアップ回路は、作動制御端子
からスレッショルドレベル以上の電圧を入力すると作動
し且つスレッショルドレベル未満の電圧を入力すると作
動を停止する電子回路の電源入力端子と電源との間に介
設されたバックアップ電圧供給用の第１の電解コンデン
サと、電源と作動制御端子との間に介設された第２の電
解コンデンサとを具備する構成とした。かかる構成によ
り、電源がオフになると、第１の電解コンデンサに充電
されている電圧が電源入力端子を介して電子回路に供給
される。また、これと並行して、第２の電解コンデンサ
に充電されたスレッショルドレベル以上の電圧が作動制
御端子に入力される。そして、第２の電解コンデンサの
放電が進み、作動制御端子に入力される電圧がスレッシ
ョルドレベル未満になると、電子回路の作動が停止す
る。すなわち、電源のオフ時から一定の時間は電子回路
が作動しているので、第１の電解コンデンサから供給さ
れる電圧は電子回路の作動とバックアップとの双方に使
用される。そして、上記一定時間を経過すると、電子回
路の作動が停止されて、第１の電解コンデンサから供給
される電圧がバックアップ用にのみ使用される。
【０００６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （第１の実施形態）図１は、この発明の第１の実施形態
に係るバックアップ回路を示す回路図である。図１にお
いて、符号１は、例えばメモリ回路を内蔵した１チップ
マイコンＩＣ（電子回路）であり、電源入力端子１０と
チップイネーブル端子１１（作動制御端子）とを有して
いる。このチップイネーブル端子１１に入力されるチッ
プイネーブル電圧ＶCEのスレッショルドレベル（基準電
圧）はＶS1〜ＶS2の範囲内に設定されている。具体的に
は、チップイネーブル電圧ＶCEが電圧ＶS1以上でＨレベ
ルとされ、マイコンＩＣ１が作動状態となる。また、電
圧ＶS2以下ではＬレベルとされ、マイコンＩＣ１の作動
が停止される。なお、電圧ＶS1〜電圧ＶS2の間では、マ
イコンＩＣ１の動作は不確定となり、作動中の場合があ
る。
いて図面を参照して説明する。 （第１の実施形態）図１は、この発明の第１の実施形態
に係るバックアップ回路を示す回路図である。図１にお
いて、符号１は、例えばメモリ回路を内蔵した１チップ
マイコンＩＣ（電子回路）であり、電源入力端子１０と
チップイネーブル端子１１（作動制御端子）とを有して
いる。このチップイネーブル端子１１に入力されるチッ
プイネーブル電圧ＶCEのスレッショルドレベル（基準電
圧）はＶS1〜ＶS2の範囲内に設定されている。具体的に
は、チップイネーブル電圧ＶCEが電圧ＶS1以上でＨレベ
ルとされ、マイコンＩＣ１が作動状態となる。また、電
圧ＶS2以下ではＬレベルとされ、マイコンＩＣ１の作動
が停止される。なお、電圧ＶS1〜電圧ＶS2の間では、マ
イコンＩＣ１の動作は不確定となり、作動中の場合があ
る。
【０００７】この実施形態のバックアップ回路は、この
ようなマイコンＩＣ１をバックアップするための回路で
あり、アルミニウム電解コンデンサ２，３（第１，第２
の電解コンデンサ）を具備している。アルミニウム電解
コンデンサ２は、電源５のオフ時にバックアップ電圧Ｖ
DDを電源入力端子１０に供給するためのコンデンサであ
り、一端が接地された状態で電池などの電源５と電源入
力端子１０との間に介設されている。また、このアルミ
ニウム電解コンデンサ２と電源５との間には、順方向電
圧及び逆方向電圧が小さい逆流防止用のダイオード２０
が接続されている。一方、アルミニウム電解コンデンサ
３は、電源５のオフ時にチップイネーブル端子１１にチ
ップイネーブル電圧ＶCEを供給するコンデンサであり、
一端が接地された状態で電源５とチップイネーブル端子
１１との間に介設されている。
ようなマイコンＩＣ１をバックアップするための回路で
あり、アルミニウム電解コンデンサ２，３（第１，第２
の電解コンデンサ）を具備している。アルミニウム電解
コンデンサ２は、電源５のオフ時にバックアップ電圧Ｖ
DDを電源入力端子１０に供給するためのコンデンサであ
り、一端が接地された状態で電池などの電源５と電源入
力端子１０との間に介設されている。また、このアルミ
ニウム電解コンデンサ２と電源５との間には、順方向電
圧及び逆方向電圧が小さい逆流防止用のダイオード２０
が接続されている。一方、アルミニウム電解コンデンサ
３は、電源５のオフ時にチップイネーブル端子１１にチ
ップイネーブル電圧ＶCEを供給するコンデンサであり、
一端が接地された状態で電源５とチップイネーブル端子
１１との間に介設されている。
【０００８】次に、この実施形態のバックアップ回路が
示す動作について説明する。図２は、電源オフ時におけ
るバックアップ電圧ＶDDとチップイネーブル電圧ＶCEと
の変化を示す線図であり、図２の（ａ）はバックアップ
電圧ＶDDの変化状態を示し、図２の（ｂ）はチップイネ
ーブル電圧ＶCEの変化状態を示す。図１において、電源
５がオン状態の場合には、電源電圧Ｖccがダイオード２
０で多少降下され、バックアップ電圧ＶDDとして電源入
力端子１０に入力されると共に、アルミニウム電解コン
デンサ２に充電される。また、電源電圧Ｖccはチップイ
ネーブル電圧ＶCEとしてチップイネーブル端子１１に入
力されると共にアルミニウム電解コンデンサ３に充電さ
れる。この状態では、図２の（ｂ）の実線Ａ２の水平部
分で示すように、チップイネーブル電圧ＶCEが電圧ＶS1
より大きいのでマイコンＩＣ１が作動状態であり、ま
た、図２の（ａ）の実線の水平部分で示すように、一定
のバックアップ電圧ＶＤＤが電源入力端子１０からマイ
コンＩＣ１に供給される。そして、ユーザがｔ１時に電
源５の残量が少ないと判断して電源５を取り出すと、電
源５がオフ状態になる。すると、アルミニウム電解コン
デンサ２に充電されている電圧がバックアップ電圧ＶＤ
Ｄとして電源入力端子１０に放電されると共に、アルミ
ニウム電解コンデンサ３に充電されている電圧がチップ
イネーブル電圧ＶCEとしてチップイネーブル端子１１に
放電される。これにより、図２の（ｂ）の実線Ａ２の曲
線部分で示すように、チップイネーブル電圧ＶCEが経時
的に減少していくが、電圧ＶS2に達するまではＨレベル
であるとすると、マイコンＩＣ１は作動を継続する。こ
のため、アルミニウム電解コンデンサ２のバックアップ
電圧ＶDDはマイコンＩＣ１の作動用電圧とメモリ回路の
バックアップ用電圧との双方に使用され、図２の（ａ）
の実線で示すように、水平状態から急激に下方に傾く。
すなわち、アルミニウム電解コンデンサ２内に充電され
ている電圧が急激に消費されていく。そして、図２の
（ｂ）の実線Ａ２で示すように、アルミニウム電解コン
デンサ３の放電により、チップイネーブル電圧ＶCEがｔ
２時に電圧ＶS2に達し、Ｌレベルになると、マイコンＩ
Ｃ１の作動が停止される。これにより、バックアップ電
圧ＶDDは、マイコンＩＣ１のメモリ回路のバックアップ
用のみに使用されることとなり、図２の実線Ａ１に示す
ように、アルミニウム電解コンデンサ２内の電圧の消費
量が減少する（以下「省電モード」という）。このと
き、マイコンＩＣ１のバックアップを可能とするバック
アップ電圧ＶDDの限界値がＶ１とすると、マイコンＩＣ
１はアルミニウム電解コンデンサ２によってｔ３−ｔ１
時間だけバックアップされることとなる。したがって、
ユーザは、このｔ３−ｔ１時間内に電源５を交換するこ
とで、メモリ回路内のデータを消去させることなく、マ
イコンＩＣ１を再作動させることができる。発明者は、
常温で電源電圧Ｖccが２．５Ｖの電源５と容量１０００
μＦのアルミニウム電解コンデンサ２と容量２２０μＦ
のアルミニウム電解コンデンサ３と１ＳＳ３６７のダイ
オード２０とを用いて、実際に実験したところ、バック
アップタイムｔ３−ｔ１が約５分４５秒であった。
示す動作について説明する。図２は、電源オフ時におけ
るバックアップ電圧ＶDDとチップイネーブル電圧ＶCEと
の変化を示す線図であり、図２の（ａ）はバックアップ
電圧ＶDDの変化状態を示し、図２の（ｂ）はチップイネ
ーブル電圧ＶCEの変化状態を示す。図１において、電源
５がオン状態の場合には、電源電圧Ｖccがダイオード２
０で多少降下され、バックアップ電圧ＶDDとして電源入
力端子１０に入力されると共に、アルミニウム電解コン
デンサ２に充電される。また、電源電圧Ｖccはチップイ
ネーブル電圧ＶCEとしてチップイネーブル端子１１に入
力されると共にアルミニウム電解コンデンサ３に充電さ
れる。この状態では、図２の（ｂ）の実線Ａ２の水平部
分で示すように、チップイネーブル電圧ＶCEが電圧ＶS1
より大きいのでマイコンＩＣ１が作動状態であり、ま
た、図２の（ａ）の実線の水平部分で示すように、一定
のバックアップ電圧ＶＤＤが電源入力端子１０からマイ
コンＩＣ１に供給される。そして、ユーザがｔ１時に電
源５の残量が少ないと判断して電源５を取り出すと、電
源５がオフ状態になる。すると、アルミニウム電解コン
デンサ２に充電されている電圧がバックアップ電圧ＶＤ
Ｄとして電源入力端子１０に放電されると共に、アルミ
ニウム電解コンデンサ３に充電されている電圧がチップ
イネーブル電圧ＶCEとしてチップイネーブル端子１１に
放電される。これにより、図２の（ｂ）の実線Ａ２の曲
線部分で示すように、チップイネーブル電圧ＶCEが経時
的に減少していくが、電圧ＶS2に達するまではＨレベル
であるとすると、マイコンＩＣ１は作動を継続する。こ
のため、アルミニウム電解コンデンサ２のバックアップ
電圧ＶDDはマイコンＩＣ１の作動用電圧とメモリ回路の
バックアップ用電圧との双方に使用され、図２の（ａ）
の実線で示すように、水平状態から急激に下方に傾く。
すなわち、アルミニウム電解コンデンサ２内に充電され
ている電圧が急激に消費されていく。そして、図２の
（ｂ）の実線Ａ２で示すように、アルミニウム電解コン
デンサ３の放電により、チップイネーブル電圧ＶCEがｔ
２時に電圧ＶS2に達し、Ｌレベルになると、マイコンＩ
Ｃ１の作動が停止される。これにより、バックアップ電
圧ＶDDは、マイコンＩＣ１のメモリ回路のバックアップ
用のみに使用されることとなり、図２の実線Ａ１に示す
ように、アルミニウム電解コンデンサ２内の電圧の消費
量が減少する（以下「省電モード」という）。このと
き、マイコンＩＣ１のバックアップを可能とするバック
アップ電圧ＶDDの限界値がＶ１とすると、マイコンＩＣ
１はアルミニウム電解コンデンサ２によってｔ３−ｔ１
時間だけバックアップされることとなる。したがって、
ユーザは、このｔ３−ｔ１時間内に電源５を交換するこ
とで、メモリ回路内のデータを消去させることなく、マ
イコンＩＣ１を再作動させることができる。発明者は、
常温で電源電圧Ｖccが２．５Ｖの電源５と容量１０００
μＦのアルミニウム電解コンデンサ２と容量２２０μＦ
のアルミニウム電解コンデンサ３と１ＳＳ３６７のダイ
オード２０とを用いて、実際に実験したところ、バック
アップタイムｔ３−ｔ１が約５分４５秒であった。
【０００９】このように、この実施形態のバックアップ
回路によれば、安価なアルミニウム電解コンデンサ２，
３を用いているので、バックアップ回路のコストダウン
を図ることができる。また、アルミニウム電解コンデン
サ２によってバックアップタイムを従来のバックアップ
回路に比べて短くすることができる。
回路によれば、安価なアルミニウム電解コンデンサ２，
３を用いているので、バックアップ回路のコストダウン
を図ることができる。また、アルミニウム電解コンデン
サ２によってバックアップタイムを従来のバックアップ
回路に比べて短くすることができる。
【００１０】（第２の実施形態）図３は、この発明の第
２の実施形態に係るバックアップ回路を示す回路図であ
る。なお、図１に示した要素と同一要素については同一
符号を付して説明する。この実施形態のバックアップ回
路は、図３に示すように、電圧降下回路４をアルミニウ
ム電解コンデンサ３とチップイネーブル端子１１との間
に介設して、バックアップタイムの延長を図った点が上
記第１の実施形態のバックアップ回路と異なる。具体的
には、電圧降下回路４をマイコンＩＣ１のチップイネー
ブル端子１１に一端が接続され且つ他端が接地された負
荷抵抗４０と、負荷抵抗４０の一端にカソード側が接続
され且つアノード側がアルミニウム電解コンデンサ３と
電源５との接続点に接続された１つのショットキーダイ
オード４１とで構成した。負荷抵抗４０の値は、マイコ
ンＩＣ１のチップイネーブル端子１１に入力される電流
値とショットキーダイオード４１の順方向電圧値及び順
方向電流値とにより設定される。なお、チップイネーブ
ル端子１１に入力される電流値が大きいときは、負荷抵
抗４０を必要としない。ショットキーダイオード４１
は、チップイネーブル端子１１に入力するチップイネー
ブル電圧ＶCEを降下させるためのダイオードであり、順
方向電流が小さいものが好ましい。このショットキーダ
イオード４１の電圧降下量は順方向電圧によって決定さ
れる。
２の実施形態に係るバックアップ回路を示す回路図であ
る。なお、図１に示した要素と同一要素については同一
符号を付して説明する。この実施形態のバックアップ回
路は、図３に示すように、電圧降下回路４をアルミニウ
ム電解コンデンサ３とチップイネーブル端子１１との間
に介設して、バックアップタイムの延長を図った点が上
記第１の実施形態のバックアップ回路と異なる。具体的
には、電圧降下回路４をマイコンＩＣ１のチップイネー
ブル端子１１に一端が接続され且つ他端が接地された負
荷抵抗４０と、負荷抵抗４０の一端にカソード側が接続
され且つアノード側がアルミニウム電解コンデンサ３と
電源５との接続点に接続された１つのショットキーダイ
オード４１とで構成した。負荷抵抗４０の値は、マイコ
ンＩＣ１のチップイネーブル端子１１に入力される電流
値とショットキーダイオード４１の順方向電圧値及び順
方向電流値とにより設定される。なお、チップイネーブ
ル端子１１に入力される電流値が大きいときは、負荷抵
抗４０を必要としない。ショットキーダイオード４１
は、チップイネーブル端子１１に入力するチップイネー
ブル電圧ＶCEを降下させるためのダイオードであり、順
方向電流が小さいものが好ましい。このショットキーダ
イオード４１の電圧降下量は順方向電圧によって決定さ
れる。
【００１１】かかる構成により、図２の（ｂ）の一点鎖
線Ｂ２が示すように、チップイネーブル電圧ＶCE全体が
上記第１の実施形態における実線Ａ２のチップイネーブ
ル電圧ＶCEよりも電圧ＶS1側にショットキーダイオード
４１一つ分降下することとなる。このため、電源５のオ
フ時にチップイネーブル電圧ＶCEがｔ２時よりも早いｔ
４時に電圧ＶS2に達し、Ｌレベルになる。これにより、
図２の（ａ）の一点鎖線Ｂ１で示すように、マイコンＩ
Ｃ１の電源入力端子１０への入力状態がｔ４時に省電モ
ードになり、バックアップ電圧ＶDDがｔ３時よりも遅い
ｔ５時に限定値Ｖ１に達することとなる。この結果、バ
ックアップタイムｔ５−ｔ１が上記第１の実施形態の場
合に比べてｔ５−ｔ３だけ長くなる。発明者は、常温で
電源電圧Ｖccが２．５Ｖの電源５と容量１０００μＦの
アルミニウム電解コンデンサと容量２２０μＦのアルミ
ニウム電解コンデンサ３と１ＳＳ３６７のダイオード２
０と４．２ＭΩの負荷抵抗４０と１ＳＳ３５５のショッ
トキーダイオード４１とを用いて実験したところ、バッ
クアップタイムｔ５−ｔ１が約６分２５秒となり、約３
０秒程長くなった。このように、この実施形態のバック
アップ回路によれば、バックアップタイムを長くするこ
とができる。しかも、省電モードに切り換わる時間が早
いので、アルミニウム電解コンデンサ２からのバックア
ップ電圧ＶDDを効率良くマイコンＩＣ１に供給すること
ができる。その他の構成，作用効果は上記第１の実施形
態と同様であるので、その記載は省略する。
線Ｂ２が示すように、チップイネーブル電圧ＶCE全体が
上記第１の実施形態における実線Ａ２のチップイネーブ
ル電圧ＶCEよりも電圧ＶS1側にショットキーダイオード
４１一つ分降下することとなる。このため、電源５のオ
フ時にチップイネーブル電圧ＶCEがｔ２時よりも早いｔ
４時に電圧ＶS2に達し、Ｌレベルになる。これにより、
図２の（ａ）の一点鎖線Ｂ１で示すように、マイコンＩ
Ｃ１の電源入力端子１０への入力状態がｔ４時に省電モ
ードになり、バックアップ電圧ＶDDがｔ３時よりも遅い
ｔ５時に限定値Ｖ１に達することとなる。この結果、バ
ックアップタイムｔ５−ｔ１が上記第１の実施形態の場
合に比べてｔ５−ｔ３だけ長くなる。発明者は、常温で
電源電圧Ｖccが２．５Ｖの電源５と容量１０００μＦの
アルミニウム電解コンデンサと容量２２０μＦのアルミ
ニウム電解コンデンサ３と１ＳＳ３６７のダイオード２
０と４．２ＭΩの負荷抵抗４０と１ＳＳ３５５のショッ
トキーダイオード４１とを用いて実験したところ、バッ
クアップタイムｔ５−ｔ１が約６分２５秒となり、約３
０秒程長くなった。このように、この実施形態のバック
アップ回路によれば、バックアップタイムを長くするこ
とができる。しかも、省電モードに切り換わる時間が早
いので、アルミニウム電解コンデンサ２からのバックア
ップ電圧ＶDDを効率良くマイコンＩＣ１に供給すること
ができる。その他の構成，作用効果は上記第１の実施形
態と同様であるので、その記載は省略する。
【００１２】（第３の実施形態）図４は、この発明の第
３の実施形態に係るバックアップ回路を示すブロック図
である。なお、図１及び図３に示した要素と同一要素に
ついては同一符号を付して説明する。この実施形態のバ
ックアップ回路は、図４に示すように、電圧降下回路
４′に直列に接続した３つのショットキーダイオード４
１を設けた点が上記第２の実施形態のバックアップ回路
と異なる。これにより、図２の二点鎖線Ｃ２で示すよう
に、チップイネーブル電圧ＶCEが電圧ＶS1側にショット
キーダイオード４１三つ分降下することとなる。すなわ
ち、この実施形態では、チップイネーブル電圧ＶCEを電
圧ＶS1ぎりぎりまで降下させて、バックアップタイムの
さらなる延長を図るものであるが、誤動作を防止するた
め、このチップイネーブル電圧ＶCEと電圧ＶS1との間に
多少のマージンを設けている。すなわち、図２の（ｂ）
の二点鎖線Ｃ２で示すように、チップイネーブル電圧Ｖ
CEがｔ４時よりも早いｔ６時にＬレベルになり、電源入
力端子１０への入力状態が図２の（ａ）の二点鎖線Ｃ１
で示すように、直ちに省電モードに入る。この結果、バ
ックアップ電圧ＶDDが限定値Ｖ１に達するまでの時間が
ｔ７時まで延長され、バックアップタイムｔ７−ｔ１が
上記第２の実施形態の場合に比べてｔ７−ｔ５だけ長く
なる。発明者は、常温で電源電圧Ｖccが２．５Ｖの電源
５と容量１０００μＦのアルミニウム電解コンデンサと
容量２２０μＦのアルミニウム電解コンデンサ３と１Ｓ
Ｓ３６７のダイオード２０と４．２ＭΩの負荷抵抗４０
と３つの１ＳＳ３５５のショットキーダイオード４１と
を用いて実験したところ、バックアップタイムｔ７−ｔ
１が７分２５秒近くになり、第２の実施形態よりも約６
０秒程長くなった。その他の構成，作用効果は上記第１
及び第２の実施形態と同様であるので、その記載は省略
する。
３の実施形態に係るバックアップ回路を示すブロック図
である。なお、図１及び図３に示した要素と同一要素に
ついては同一符号を付して説明する。この実施形態のバ
ックアップ回路は、図４に示すように、電圧降下回路
４′に直列に接続した３つのショットキーダイオード４
１を設けた点が上記第２の実施形態のバックアップ回路
と異なる。これにより、図２の二点鎖線Ｃ２で示すよう
に、チップイネーブル電圧ＶCEが電圧ＶS1側にショット
キーダイオード４１三つ分降下することとなる。すなわ
ち、この実施形態では、チップイネーブル電圧ＶCEを電
圧ＶS1ぎりぎりまで降下させて、バックアップタイムの
さらなる延長を図るものであるが、誤動作を防止するた
め、このチップイネーブル電圧ＶCEと電圧ＶS1との間に
多少のマージンを設けている。すなわち、図２の（ｂ）
の二点鎖線Ｃ２で示すように、チップイネーブル電圧Ｖ
CEがｔ４時よりも早いｔ６時にＬレベルになり、電源入
力端子１０への入力状態が図２の（ａ）の二点鎖線Ｃ１
で示すように、直ちに省電モードに入る。この結果、バ
ックアップ電圧ＶDDが限定値Ｖ１に達するまでの時間が
ｔ７時まで延長され、バックアップタイムｔ７−ｔ１が
上記第２の実施形態の場合に比べてｔ７−ｔ５だけ長く
なる。発明者は、常温で電源電圧Ｖccが２．５Ｖの電源
５と容量１０００μＦのアルミニウム電解コンデンサと
容量２２０μＦのアルミニウム電解コンデンサ３と１Ｓ
Ｓ３６７のダイオード２０と４．２ＭΩの負荷抵抗４０
と３つの１ＳＳ３５５のショットキーダイオード４１と
を用いて実験したところ、バックアップタイムｔ７−ｔ
１が７分２５秒近くになり、第２の実施形態よりも約６
０秒程長くなった。その他の構成，作用効果は上記第１
及び第２の実施形態と同様であるので、その記載は省略
する。
【００１３】
【発明の効果】以上詳しく説明したように、この発明の
バックアップ回路によれば、コンデンサとして安価な第
１及び第２の電解コンデンサを採用した構成となってい
るので、バックアップ回路自体のコストダウンを図るこ
とができる。しかも、第１の電解コンデンサを用いてバ
ックアップタイムを短くすることができるので、無駄の
ない効率的なバックアップを達成することができるとい
う優れた効果がある。特に、一以上のショットキーダイ
オードなどを有してなる電圧降下回路を設けることで、
作動制御端子に入力する電圧を短時間にＬレベルにする
ことができるので、第１の電解コンデンサからの供給電
圧を短時間でバックアップ用にのみ使用することができ
る。
バックアップ回路によれば、コンデンサとして安価な第
１及び第２の電解コンデンサを採用した構成となってい
るので、バックアップ回路自体のコストダウンを図るこ
とができる。しかも、第１の電解コンデンサを用いてバ
ックアップタイムを短くすることができるので、無駄の
ない効率的なバックアップを達成することができるとい
う優れた効果がある。特に、一以上のショットキーダイ
オードなどを有してなる電圧降下回路を設けることで、
作動制御端子に入力する電圧を短時間にＬレベルにする
ことができるので、第１の電解コンデンサからの供給電
圧を短時間でバックアップ用にのみ使用することができ
る。
【図１】この発明の第１の実施形態に係るバックアップ
回路を示す回路図である。
回路を示す回路図である。
【図２】電源オフ時におけるバックアップ電圧とチップ
イネーブル電圧との変化を示す線図であり、図２の
（ａ）はバックアップ電圧の変化状態を示し、図２の
（ｂ）はチップイネーブル電圧の変化状態を示す。
イネーブル電圧との変化を示す線図であり、図２の
（ａ）はバックアップ電圧の変化状態を示し、図２の
（ｂ）はチップイネーブル電圧の変化状態を示す。
【図３】この発明の第２の実施形態に係るバックアップ
回路を示す回路図である。
回路を示す回路図である。
【図４】この発明の第３の実施形態に係るバックアップ
回路を示すブロック図である。
回路を示すブロック図である。
１…マイコンＩＣ、 ２，３…アルミニウム電解コンデ
ンサ、 ４…電圧降下回路、 ５…電源、１０…電源入
力端子、 １１…チップイネーブル端子、 ４０…負荷
抵抗、 ４１…ショットキーダイオード、 ＶCE…チッ
プイネーブル電圧、 ＶS1〜ＶS2…スレッショルドレベ
ル、 ＶDD…バックアップ電圧。
ンサ、 ４…電圧降下回路、 ５…電源、１０…電源入
力端子、 １１…チップイネーブル端子、 ４０…負荷
抵抗、 ４１…ショットキーダイオード、 ＶCE…チッ
プイネーブル電圧、 ＶS1〜ＶS2…スレッショルドレベ
ル、 ＶDD…バックアップ電圧。
Claims (6)
- 【請求項１】 作動制御端子からスレッショルドレベル
以上の電圧を入力すると作動し且つスレッショルドレベ
ル未満の電圧を入力すると作動を停止する電子回路の電
源入力端子と電源との間に介設されたバックアップ電圧
供給用の第１の電解コンデンサと、 上記電源と作動制御端子との間に介設された第２の電解
コンデンサと、 を具備することを特徴とするバックアップ回路。 - 【請求項２】 請求項１に記載のバックアップ回路にお
いて、 少なくとも上記第１の電解コンデンサは、アルミニウム
電解コンデンサである、 ことを特徴とするバックアップ回路。 - 【請求項３】 請求項１に記載のバックアップ回路にお
いて、 上記第２のコンデンサと作動制御端子との間に、作動制
御端子への入力電圧を上記スレッショルドレベルに近づ
くように降下させる電圧降下回路を設けた、 ことを特徴とするバックアップ回路。 - 【請求項４】 請求項２に記載のバックアップ回路にお
いて、 上記第２のコンデンサと作動制御端子との間に、作動制
御端子への入力電圧を上記スレッショルドレベルに近づ
くように降下させる電圧降下回路を設けた、 ことを特徴とするバックアップ回路。 - 【請求項５】 請求項３に記載のバックアップ回路にお
いて、 上記電圧降下回路は、一以上のショットキーダイオード
を有してなる、 ことを特徴とするバックアップ回路。 - 【請求項６】 請求項４に記載のバックアップ回路にお
いて、 上記電圧降下回路は、一以上のショットキーダイオード
を有してなる、 ことを特徴とするバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121877A JPH10312228A (ja) | 1997-05-13 | 1997-05-13 | バックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121877A JPH10312228A (ja) | 1997-05-13 | 1997-05-13 | バックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312228A true JPH10312228A (ja) | 1998-11-24 |
Family
ID=14822144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121877A Pending JPH10312228A (ja) | 1997-05-13 | 1997-05-13 | バックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001246054A (ja) * | 2000-03-06 | 2001-09-11 | Sophia Co Ltd | 遊技機 |
-
1997
- 1997-05-13 JP JP9121877A patent/JPH10312228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001246054A (ja) * | 2000-03-06 | 2001-09-11 | Sophia Co Ltd | 遊技機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1825732B (zh) | 电源切换电路 | |
| US5450003A (en) | Power-supply control system for a portable data processor and method for driving the same | |
| JP2880104B2 (ja) | Ｉｃメモリカードのメモリｉｃへの電力供給方法およびその回路 | |
| JPH0695350B2 (ja) | Ｉｃメモリカード用バッテリ回路 | |
| CN113852147A (zh) | 显示屏的供电装置和电子设备 | |
| JP3873864B2 (ja) | バックアップ充電回路 | |
| JPH10312228A (ja) | バックアップ回路 | |
| WO2006053104A2 (en) | System and method for providing voltage regulation in a multi-voltage power system | |
| JP2000050526A (ja) | 電源供給制御装置 | |
| JPH1070837A (ja) | 電源バックアップ用キャパシタの充放電回路 | |
| JPH09294332A (ja) | バッテリパックの低消費電力モード制御装置 | |
| JPH066934A (ja) | 電源切り換え回路 | |
| JPS6234343Y2 (ja) | ||
| CN218352248U (zh) | 电源装置 | |
| CN210490828U (zh) | 一种bmc延时断电电路 | |
| CN210639586U (zh) | 一种服务器节能放电辅助电路、服务器主板及服务器 | |
| JP3492150B2 (ja) | 電池使用機器 | |
| JP2007259588A (ja) | 消費電力削減回路 | |
| JPH09322430A (ja) | バックアップ回路 | |
| JPH06327168A (ja) | バックアップ装置 | |
| JPH04222427A (ja) | 電池バックアップ回路 | |
| JPH1174000A (ja) | 電源回路 | |
| JPS60140412A (ja) | メモリバツクアツプ回路 | |
| JP2002527016A (ja) | 電源装置、電流供給方法、及び集積回路 | |
| JPS62207145A (ja) | サブバツテリ節電方式 |