JPH10312228A - バックアップ回路 - Google Patents

バックアップ回路

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JPH10312228A
JPH10312228A JP9121877A JP12187797A JPH10312228A JP H10312228 A JPH10312228 A JP H10312228A JP 9121877 A JP9121877 A JP 9121877A JP 12187797 A JP12187797 A JP 12187797A JP H10312228 A JPH10312228 A JP H10312228A
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JP
Japan
Prior art keywords
voltage
backup
circuit
electrolytic capacitor
chip enable
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Application number
JP9121877A
Other languages
English (en)
Inventor
Toshinori Izumi
敏典 和泉
Original Assignee
Sony Corp
ソニー株式会社
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Publication date
Application filed by Sony Corp, ソニー株式会社 filed Critical Sony Corp
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Abstract

(57)【要約】 【課題】 安価な電解コンデンサを効率的に用いて、所
望時間のバックアップを可能にしたバックアップ回路を
提供する。 【解決手段】 チップイネーブル端子11からスレッシ
ョルドレベル以上のチップイネーブル電圧VCEを入力す
ると作動し且つスレッショルドレベル未満の電圧VCEを
入力すると作動を停止するマイコンIC1の電源入力端
子10と電源5との間に介設されたバックアップ電圧V
DD供給用のアルミニウム電解コンデンサ2と、電源5と
チップイネーブル端子11との間に介設されたアルミニ
ウム電解コンデンサ3とを具備する。好ましくは、アル
ミニウム電解コンデンサ3とチップイネーブル端子11
との間に、チップイネーブル電圧VCEを上記スレッショ
ルドレベルに近づくように降下させる電圧降下回路4を
設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、マイコン等のメ
モリをバックアップするためのバックアップ回路に関す
るものである。
【0002】
【従来の技術】ウォークマンなどの電子機器では、電池
が切れた時に、マイコンのメモリ内容を消去させないよ
うに、メモリを一定時間保持するバックアップ回路が採
用されている。従来、この種のバックアップ回路として
は、電気二重層コンデンサに常時充電しておき、電池等
の電源が切れた時に、このコンデンサに充電された電圧
を解放してメモリを数時間単位で保持する技術がある。
また、リセットICで電源電圧を監視し、マイコンのチ
ップイネーブル端子のレベルを一気にLレベルに落とし
てから充電電圧をメモリに供給する技術もある。
【0003】
【発明が解決しようとする課題】従来のバックアップ回
路では、高価な電気二重層コンデンサやリセットICを
使用するので、バックアップ回路自体のコストが高くつ
く。また、ウォークマンなどに用いられているマイコン
のメモリを保持するに必要なバックアップ時間は、動作
中に電池が切れかけた時に電池交換をする時間で足り
る。したがって、従来のバックアップ回路のように、数
時間単位のバックアップを行う高価な電気二重層コンデ
ンサを用いることは、非効率的である。
【0004】この発明は上述した課題を解決するために
なされたもので、安価な電解コンデンサを効率的に用い
て、所望時間のバックアップを可能にしたバックアップ
回路を提供することを目的としている。
【0005】
【課題を解決するための手段】上記課題を解決するため
に、この発明に係るバックアップ回路は、作動制御端子
からスレッショルドレベル以上の電圧を入力すると作動
し且つスレッショルドレベル未満の電圧を入力すると作
動を停止する電子回路の電源入力端子と電源との間に介
設されたバックアップ電圧供給用の第1の電解コンデン
サと、電源と作動制御端子との間に介設された第2の電
解コンデンサとを具備する構成とした。かかる構成によ
り、電源がオフになると、第1の電解コンデンサに充電
されている電圧が電源入力端子を介して電子回路に供給
される。また、これと並行して、第2の電解コンデンサ
に充電されたスレッショルドレベル以上の電圧が作動制
御端子に入力される。そして、第2の電解コンデンサの
放電が進み、作動制御端子に入力される電圧がスレッシ
ョルドレベル未満になると、電子回路の作動が停止す
る。すなわち、電源のオフ時から一定の時間は電子回路
が作動しているので、第1の電解コンデンサから供給さ
れる電圧は電子回路の作動とバックアップとの双方に使
用される。そして、上記一定時間を経過すると、電子回
路の作動が停止されて、第1の電解コンデンサから供給
される電圧がバックアップ用にのみ使用される。
【0006】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 (第1の実施形態)図1は、この発明の第1の実施形態
に係るバックアップ回路を示す回路図である。図1にお
いて、符号1は、例えばメモリ回路を内蔵した1チップ
マイコンIC(電子回路)であり、電源入力端子10と
チップイネーブル端子11(作動制御端子)とを有して
いる。このチップイネーブル端子11に入力されるチッ
プイネーブル電圧VCEのスレッショルドレベル(基準電
圧)はVS1〜VS2の範囲内に設定されている。具体的に
は、チップイネーブル電圧VCEが電圧VS1以上でHレベ
ルとされ、マイコンIC1が作動状態となる。また、電
圧VS2以下ではLレベルとされ、マイコンIC1の作動
が停止される。なお、電圧VS1〜電圧VS2の間では、マ
イコンIC1の動作は不確定となり、作動中の場合があ
る。
【0007】この実施形態のバックアップ回路は、この
ようなマイコンIC1をバックアップするための回路で
あり、アルミニウム電解コンデンサ2,3(第1,第2
の電解コンデンサ)を具備している。アルミニウム電解
コンデンサ2は、電源5のオフ時にバックアップ電圧V
DDを電源入力端子10に供給するためのコンデンサであ
り、一端が接地された状態で電池などの電源5と電源入
力端子10との間に介設されている。また、このアルミ
ニウム電解コンデンサ2と電源5との間には、順方向電
圧及び逆方向電圧が小さい逆流防止用のダイオード20
が接続されている。一方、アルミニウム電解コンデンサ
3は、電源5のオフ時にチップイネーブル端子11にチ
ップイネーブル電圧VCEを供給するコンデンサであり、
一端が接地された状態で電源5とチップイネーブル端子
11との間に介設されている。
【0008】次に、この実施形態のバックアップ回路が
示す動作について説明する。図2は、電源オフ時におけ
るバックアップ電圧VDDとチップイネーブル電圧VCEと
の変化を示す線図であり、図2の(a)はバックアップ
電圧VDDの変化状態を示し、図2の(b)はチップイネ
ーブル電圧VCEの変化状態を示す。図1において、電源
5がオン状態の場合には、電源電圧Vccがダイオード2
0で多少降下され、バックアップ電圧VDDとして電源入
力端子10に入力されると共に、アルミニウム電解コン
デンサ2に充電される。また、電源電圧Vccはチップイ
ネーブル電圧VCEとしてチップイネーブル端子11に入
力されると共にアルミニウム電解コンデンサ3に充電さ
れる。この状態では、図2の(b)の実線A2の水平部
分で示すように、チップイネーブル電圧VCEが電圧VS1
より大きいのでマイコンIC1が作動状態であり、ま
た、図2の(a)の実線の水平部分で示すように、一定
のバックアップ電圧VDDが電源入力端子10からマイ
コンIC1に供給される。そして、ユーザがt1時に電
源5の残量が少ないと判断して電源5を取り出すと、電
源5がオフ状態になる。すると、アルミニウム電解コン
デンサ2に充電されている電圧がバックアップ電圧VD
Dとして電源入力端子10に放電されると共に、アルミ
ニウム電解コンデンサ3に充電されている電圧がチップ
イネーブル電圧VCEとしてチップイネーブル端子11に
放電される。これにより、図2の(b)の実線A2の曲
線部分で示すように、チップイネーブル電圧VCEが経時
的に減少していくが、電圧VS2に達するまではHレベル
であるとすると、マイコンIC1は作動を継続する。こ
のため、アルミニウム電解コンデンサ2のバックアップ
電圧VDDはマイコンIC1の作動用電圧とメモリ回路の
バックアップ用電圧との双方に使用され、図2の(a)
の実線で示すように、水平状態から急激に下方に傾く。
すなわち、アルミニウム電解コンデンサ2内に充電され
ている電圧が急激に消費されていく。そして、図2の
(b)の実線A2で示すように、アルミニウム電解コン
デンサ3の放電により、チップイネーブル電圧VCEがt
2時に電圧VS2に達し、Lレベルになると、マイコンI
C1の作動が停止される。これにより、バックアップ電
圧VDDは、マイコンIC1のメモリ回路のバックアップ
用のみに使用されることとなり、図2の実線A1に示す
ように、アルミニウム電解コンデンサ2内の電圧の消費
量が減少する(以下「省電モード」という)。このと
き、マイコンIC1のバックアップを可能とするバック
アップ電圧VDDの限界値がV1とすると、マイコンIC
1はアルミニウム電解コンデンサ2によってt3−t1
時間だけバックアップされることとなる。したがって、
ユーザは、このt3−t1時間内に電源5を交換するこ
とで、メモリ回路内のデータを消去させることなく、マ
イコンIC1を再作動させることができる。発明者は、
常温で電源電圧Vccが2.5Vの電源5と容量1000
μFのアルミニウム電解コンデンサ2と容量220μF
のアルミニウム電解コンデンサ3と1SS367のダイ
オード20とを用いて、実際に実験したところ、バック
アップタイムt3−t1が約5分45秒であった。
【0009】このように、この実施形態のバックアップ
回路によれば、安価なアルミニウム電解コンデンサ2,
3を用いているので、バックアップ回路のコストダウン
を図ることができる。また、アルミニウム電解コンデン
サ2によってバックアップタイムを従来のバックアップ
回路に比べて短くすることができる。
【0010】(第2の実施形態)図3は、この発明の第
2の実施形態に係るバックアップ回路を示す回路図であ
る。なお、図1に示した要素と同一要素については同一
符号を付して説明する。この実施形態のバックアップ回
路は、図3に示すように、電圧降下回路4をアルミニウ
ム電解コンデンサ3とチップイネーブル端子11との間
に介設して、バックアップタイムの延長を図った点が上
記第1の実施形態のバックアップ回路と異なる。具体的
には、電圧降下回路4をマイコンIC1のチップイネー
ブル端子11に一端が接続され且つ他端が接地された負
荷抵抗40と、負荷抵抗40の一端にカソード側が接続
され且つアノード側がアルミニウム電解コンデンサ3と
電源5との接続点に接続された1つのショットキーダイ
オード41とで構成した。負荷抵抗40の値は、マイコ
ンIC1のチップイネーブル端子11に入力される電流
値とショットキーダイオード41の順方向電圧値及び順
方向電流値とにより設定される。なお、チップイネーブ
ル端子11に入力される電流値が大きいときは、負荷抵
抗40を必要としない。ショットキーダイオード41
は、チップイネーブル端子11に入力するチップイネー
ブル電圧VCEを降下させるためのダイオードであり、順
方向電流が小さいものが好ましい。このショットキーダ
イオード41の電圧降下量は順方向電圧によって決定さ
れる。
【0011】かかる構成により、図2の(b)の一点鎖
線B2が示すように、チップイネーブル電圧VCE全体が
上記第1の実施形態における実線A2のチップイネーブ
ル電圧VCEよりも電圧VS1側にショットキーダイオード
41一つ分降下することとなる。このため、電源5のオ
フ時にチップイネーブル電圧VCEがt2時よりも早いt
4時に電圧VS2に達し、Lレベルになる。これにより、
図2の(a)の一点鎖線B1で示すように、マイコンI
C1の電源入力端子10への入力状態がt4時に省電モ
ードになり、バックアップ電圧VDDがt3時よりも遅い
t5時に限定値V1に達することとなる。この結果、バ
ックアップタイムt5−t1が上記第1の実施形態の場
合に比べてt5−t3だけ長くなる。発明者は、常温で
電源電圧Vccが2.5Vの電源5と容量1000μFの
アルミニウム電解コンデンサと容量220μFのアルミ
ニウム電解コンデンサ3と1SS367のダイオード2
0と4.2MΩの負荷抵抗40と1SS355のショッ
トキーダイオード41とを用いて実験したところ、バッ
クアップタイムt5−t1が約6分25秒となり、約3
0秒程長くなった。このように、この実施形態のバック
アップ回路によれば、バックアップタイムを長くするこ
とができる。しかも、省電モードに切り換わる時間が早
いので、アルミニウム電解コンデンサ2からのバックア
ップ電圧VDDを効率良くマイコンIC1に供給すること
ができる。その他の構成,作用効果は上記第1の実施形
態と同様であるので、その記載は省略する。
【0012】(第3の実施形態)図4は、この発明の第
3の実施形態に係るバックアップ回路を示すブロック図
である。なお、図1及び図3に示した要素と同一要素に
ついては同一符号を付して説明する。この実施形態のバ
ックアップ回路は、図4に示すように、電圧降下回路
4′に直列に接続した3つのショットキーダイオード4
1を設けた点が上記第2の実施形態のバックアップ回路
と異なる。これにより、図2の二点鎖線C2で示すよう
に、チップイネーブル電圧VCEが電圧VS1側にショット
キーダイオード41三つ分降下することとなる。すなわ
ち、この実施形態では、チップイネーブル電圧VCEを電
圧VS1ぎりぎりまで降下させて、バックアップタイムの
さらなる延長を図るものであるが、誤動作を防止するた
め、このチップイネーブル電圧VCEと電圧VS1との間に
多少のマージンを設けている。すなわち、図2の(b)
の二点鎖線C2で示すように、チップイネーブル電圧V
CEがt4時よりも早いt6時にLレベルになり、電源入
力端子10への入力状態が図2の(a)の二点鎖線C1
で示すように、直ちに省電モードに入る。この結果、バ
ックアップ電圧VDDが限定値V1に達するまでの時間が
t7時まで延長され、バックアップタイムt7−t1が
上記第2の実施形態の場合に比べてt7−t5だけ長く
なる。発明者は、常温で電源電圧Vccが2.5Vの電源
5と容量1000μFのアルミニウム電解コンデンサと
容量220μFのアルミニウム電解コンデンサ3と1S
S367のダイオード20と4.2MΩの負荷抵抗40
と3つの1SS355のショットキーダイオード41と
を用いて実験したところ、バックアップタイムt7−t
1が7分25秒近くになり、第2の実施形態よりも約6
0秒程長くなった。その他の構成,作用効果は上記第1
及び第2の実施形態と同様であるので、その記載は省略
する。
【0013】
【発明の効果】以上詳しく説明したように、この発明の
バックアップ回路によれば、コンデンサとして安価な第
1及び第2の電解コンデンサを採用した構成となってい
るので、バックアップ回路自体のコストダウンを図るこ
とができる。しかも、第1の電解コンデンサを用いてバ
ックアップタイムを短くすることができるので、無駄の
ない効率的なバックアップを達成することができるとい
う優れた効果がある。特に、一以上のショットキーダイ
オードなどを有してなる電圧降下回路を設けることで、
作動制御端子に入力する電圧を短時間にLレベルにする
ことができるので、第1の電解コンデンサからの供給電
圧を短時間でバックアップ用にのみ使用することができ
る。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るバックアップ
回路を示す回路図である。
【図2】電源オフ時におけるバックアップ電圧とチップ
イネーブル電圧との変化を示す線図であり、図2の
(a)はバックアップ電圧の変化状態を示し、図2の
(b)はチップイネーブル電圧の変化状態を示す。
【図3】この発明の第2の実施形態に係るバックアップ
回路を示す回路図である。
【図4】この発明の第3の実施形態に係るバックアップ
回路を示すブロック図である。
【符号の説明】
1…マイコンIC、 2,3…アルミニウム電解コンデ
ンサ、 4…電圧降下回路、 5…電源、10…電源入
力端子、 11…チップイネーブル端子、 40…負荷
抵抗、 41…ショットキーダイオード、 VCE…チッ
プイネーブル電圧、 VS1〜VS2…スレッショルドレベ
ル、 VDD…バックアップ電圧。

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 作動制御端子からスレッショルドレベル
    以上の電圧を入力すると作動し且つスレッショルドレベ
    ル未満の電圧を入力すると作動を停止する電子回路の電
    源入力端子と電源との間に介設されたバックアップ電圧
    供給用の第1の電解コンデンサと、 上記電源と作動制御端子との間に介設された第2の電解
    コンデンサと、 を具備することを特徴とするバックアップ回路。
  2. 【請求項2】 請求項1に記載のバックアップ回路にお
    いて、 少なくとも上記第1の電解コンデンサは、アルミニウム
    電解コンデンサである、 ことを特徴とするバックアップ回路。
  3. 【請求項3】 請求項1に記載のバックアップ回路にお
    いて、 上記第2のコンデンサと作動制御端子との間に、作動制
    御端子への入力電圧を上記スレッショルドレベルに近づ
    くように降下させる電圧降下回路を設けた、 ことを特徴とするバックアップ回路。
  4. 【請求項4】 請求項2に記載のバックアップ回路にお
    いて、 上記第2のコンデンサと作動制御端子との間に、作動制
    御端子への入力電圧を上記スレッショルドレベルに近づ
    くように降下させる電圧降下回路を設けた、 ことを特徴とするバックアップ回路。
  5. 【請求項5】 請求項3に記載のバックアップ回路にお
    いて、 上記電圧降下回路は、一以上のショットキーダイオード
    を有してなる、 ことを特徴とするバックアップ回路。
  6. 【請求項6】 請求項4に記載のバックアップ回路にお
    いて、 上記電圧降下回路は、一以上のショットキーダイオード
    を有してなる、 ことを特徴とするバックアップ回路。
JP9121877A 1997-05-13 1997-05-13 バックアップ回路 Granted JPH10312228A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001246054A (ja) * 2000-03-06 2001-09-11 Sophia Co Ltd 遊技機

Cited By (1)

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Publication number Priority date Publication date Assignee Title
JP2001246054A (ja) * 2000-03-06 2001-09-11 Sophia Co Ltd 遊技機

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