JPS6136663B2 - - Google Patents
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- JPS6136663B2 JPS6136663B2 JP56085980A JP8598081A JPS6136663B2 JP S6136663 B2 JPS6136663 B2 JP S6136663B2 JP 56085980 A JP56085980 A JP 56085980A JP 8598081 A JP8598081 A JP 8598081A JP S6136663 B2 JPS6136663 B2 JP S6136663B2
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- 230000005540 biological transmission Effects 0.000 claims abstract description 9
- 230000005856 abnormality Effects 0.000 claims description 12
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- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 6
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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Description
【発明の詳細な説明】
この発明は、複数の情報処理制御系からなり、
情報処理制御系間で情報交換を行なう多重CPU
システムにおける故障診断方法に関する。
情報処理制御系間で情報交換を行なう多重CPU
システムにおける故障診断方法に関する。
多重CPUシステムは第１図に示すように、た
とえば情報処理制御系（以下単に制御系という）
Ａ，Ｂ，Ｃ，Ｄが互に独立した処理、制御を行な
いながらシリアル伝送形態の回線ａ，ｂ，ｃ，
ｄ，ｅ，ｆで相互に情報交換を行つている。
とえば情報処理制御系（以下単に制御系という）
Ａ，Ｂ，Ｃ，Ｄが互に独立した処理、制御を行な
いながらシリアル伝送形態の回線ａ，ｂ，ｃ，
ｄ，ｅ，ｆで相互に情報交換を行つている。
なおこれら各制御系の概略構成を示すと第２図
に示すようにCPU１、メモリ２、通信制御部
３、Ｉ／O4等から構成されており、各制御系の
情報交換は通信制御部３、各回線ａ，ｂ，…ｆを
介して行なわれる。多重CPUシステムにおいて
は各制御系が有機的に結合して、１つのシステム
機能を発揮するために、各制御系間ではしばしば
情報交換が行なわれる。しかし従来の多重CPU
システムは、ある任意の制御系から特定の制御系
に情報を伝送する場合、特定の回線を使用するの
みなので、もしその回線が使用不能になつて場
合、故障原因が回線にあるのか、CPUに存在す
るのか解析ができなかつた。またCPUが故障で
ない場合、他の回線、通信制御部が正常であれば
その系を介して情報交換が可能であるが、そのた
めに、常時各制御系、各回線の状態をそれぞれの
制御系が監視し、何らかの要因で故障が発生した
場合、回線ネツトワークの結合を変更しなければ
ならず、このことは正常時ネツトワークと故障時
ネツトワークとそれぞれ分離したプログラムを必
要とし、非常に複雑な手順を必要とするものであ
つた。
に示すようにCPU１、メモリ２、通信制御部
３、Ｉ／O4等から構成されており、各制御系の
情報交換は通信制御部３、各回線ａ，ｂ，…ｆを
介して行なわれる。多重CPUシステムにおいて
は各制御系が有機的に結合して、１つのシステム
機能を発揮するために、各制御系間ではしばしば
情報交換が行なわれる。しかし従来の多重CPU
システムは、ある任意の制御系から特定の制御系
に情報を伝送する場合、特定の回線を使用するの
みなので、もしその回線が使用不能になつて場
合、故障原因が回線にあるのか、CPUに存在す
るのか解析ができなかつた。またCPUが故障で
ない場合、他の回線、通信制御部が正常であれば
その系を介して情報交換が可能であるが、そのた
めに、常時各制御系、各回線の状態をそれぞれの
制御系が監視し、何らかの要因で故障が発生した
場合、回線ネツトワークの結合を変更しなければ
ならず、このことは正常時ネツトワークと故障時
ネツトワークとそれぞれ分離したプログラムを必
要とし、非常に複雑な手順を必要とするものであ
つた。
この発明の目的は、いずれかの制御系に異常が
生じた場合、上記した従来方法のように複雑な手
順を要することなく、CPUの故障か、回線の故
障か等判断し得る故障診断方法を提供するにあ
る。
生じた場合、上記した従来方法のように複雑な手
順を要することなく、CPUの故障か、回線の故
障か等判断し得る故障診断方法を提供するにあ
る。
この発明の多重CPUシステムにおける故障診
断方法は、以上の目的を達成するために、各制御
系に自己の正常・異常のステータス情報とともに
他制御系の正常・異常のステータス情報を記憶
し、他制御系の各々にそれぞれ伝送相手先を除い
たステータス情報を伝送するようにし、各制御系
は、特定制御系から直接伝送されてくる情報と他
の制御系から伝送されてくるステータス情報とに
よりその特定制御系の正常・異常を判断するよう
にしている。
断方法は、以上の目的を達成するために、各制御
系に自己の正常・異常のステータス情報とともに
他制御系の正常・異常のステータス情報を記憶
し、他制御系の各々にそれぞれ伝送相手先を除い
たステータス情報を伝送するようにし、各制御系
は、特定制御系から直接伝送されてくる情報と他
の制御系から伝送されてくるステータス情報とに
よりその特定制御系の正常・異常を判断するよう
にしている。
以下、図面を参照してこの発明を詳細に説明す
る。
る。
この発明が実施されるシステム構成は第１図に
示すものと同様であり、各制御系の構成も第２図
に示すものと変わりがない。しかし各制御系には
自系と他制御系のステータス情報を記憶する領域
を有している。このようなステータス情報を記憶
する領域を有する各制御系において、電源ON時
系が正常であれば、先ず自系のステータス情報記
憶領域にビツト“１”を立てる。そして各制御系
は他の制御系へ自己のステータス情報を送信す
る。各制御系は他制御系から送られてくるステー
タス情報を自己のステータスとともに記憶する。
第３図はその状況を示している。第３図ａは、制
御系Ａより他制御系にステータス情報１，０，
０，０が送出されることを示している。このステ
ータス情報は他の制御系はともかく、制御系Ａが
正常であることを意味する。次に第３図ｂは制御
系Ｂより制御系Ａに送られて来たステータス情報
０，１，０，０であり、第３図Ｃは制御系Ｃより
制御系Ａに送られて来たステータス情報０，０，
１，０でり、第３図ｄは制御系Ｄより制御系Ａに
送られて来たステータス情報０，０，０，１であ
る。それぞれ、少なくとも制御系Ｂ，Ｃ，Ｄが正
常であることを示すステータス情報である。これ
り第３図ｂ，ｃ，ｄに示すステータス情報を制御
系Ａで受けると、制御系Ａで記憶されるステータ
ス情報は第３図ｅに示すように、１，１，１，１
となる。この信号はすべての制御系が正常がある
ことを意味している。
示すものと同様であり、各制御系の構成も第２図
に示すものと変わりがない。しかし各制御系には
自系と他制御系のステータス情報を記憶する領域
を有している。このようなステータス情報を記憶
する領域を有する各制御系において、電源ON時
系が正常であれば、先ず自系のステータス情報記
憶領域にビツト“１”を立てる。そして各制御系
は他の制御系へ自己のステータス情報を送信す
る。各制御系は他制御系から送られてくるステー
タス情報を自己のステータスとともに記憶する。
第３図はその状況を示している。第３図ａは、制
御系Ａより他制御系にステータス情報１，０，
０，０が送出されることを示している。このステ
ータス情報は他の制御系はともかく、制御系Ａが
正常であることを意味する。次に第３図ｂは制御
系Ｂより制御系Ａに送られて来たステータス情報
０，１，０，０であり、第３図Ｃは制御系Ｃより
制御系Ａに送られて来たステータス情報０，０，
１，０でり、第３図ｄは制御系Ｄより制御系Ａに
送られて来たステータス情報０，０，０，１であ
る。それぞれ、少なくとも制御系Ｂ，Ｃ，Ｄが正
常であることを示すステータス情報である。これ
り第３図ｂ，ｃ，ｄに示すステータス情報を制御
系Ａで受けると、制御系Ａで記憶されるステータ
ス情報は第３図ｅに示すように、１，１，１，１
となる。この信号はすべての制御系が正常がある
ことを意味している。
他制御系からそれぞれの制御系のステータス情
報の送信を受けた各制御系、たとえば制御系Ａ
は、他の制御系のステータスも含めたステータス
情報を他の制御系に送出する。この場合送出する
相手先の制御系のステータスだけを“０”にして
送出する。したがつて第３図ｅのステータス情報
を制御系Ａより制御系Ｂに送る場合には第３図ｆ
のように１，０，１，１の信号を、制御系Ｃに送
る場合には第３図ｇのように１，１，０，１の信
号を、制御系Ｄに送る場合には第３図ｈのように
１，１，１，０の信号をそれぞれ送出する。すな
わち各制御系が正常の場合は送出相手のみ“０”
とされ他の制御系のステータス情報は“１”とし
て送出される。制御系Ａより各制御系に送出する
ステータス情報を記憶する領域のメモリにおける
配置は第４図に示されており、第４図において
TSABは制御系Ａより制御系Ｂに送出されるステ
ータス情報を記憶する領域、TSACは制御系Ａよ
り制御系Ｃに送出されるステータス情報を記憶す
る領域、TSADは制御系Ａより制御系Ｄに送出さ
れる情報情報を記憶する領域である。またRSBA
は、制御系Ｂより制御系Ａに送られてくるステー
タス情報を記憶する領域、RSCAは制御系Ｃより
制御系Ａに送出されてくるステータス情報を記憶
する領域、RSDAは制御系Ｄより制御系Ａに送出
されてくるステータス情報を記憶する領域であ
る。SIDは制御系全体のステータス情報を記憶す
る領域である。なお第４図には制御系Ａのメモリ
配置を示しているが他の制御系のメモリも同様に
記憶領域を有している。
報の送信を受けた各制御系、たとえば制御系Ａ
は、他の制御系のステータスも含めたステータス
情報を他の制御系に送出する。この場合送出する
相手先の制御系のステータスだけを“０”にして
送出する。したがつて第３図ｅのステータス情報
を制御系Ａより制御系Ｂに送る場合には第３図ｆ
のように１，０，１，１の信号を、制御系Ｃに送
る場合には第３図ｇのように１，１，０，１の信
号を、制御系Ｄに送る場合には第３図ｈのように
１，１，１，０の信号をそれぞれ送出する。すな
わち各制御系が正常の場合は送出相手のみ“０”
とされ他の制御系のステータス情報は“１”とし
て送出される。制御系Ａより各制御系に送出する
ステータス情報を記憶する領域のメモリにおける
配置は第４図に示されており、第４図において
TSABは制御系Ａより制御系Ｂに送出されるステ
ータス情報を記憶する領域、TSACは制御系Ａよ
り制御系Ｃに送出されるステータス情報を記憶す
る領域、TSADは制御系Ａより制御系Ｄに送出さ
れる情報情報を記憶する領域である。またRSBA
は、制御系Ｂより制御系Ａに送られてくるステー
タス情報を記憶する領域、RSCAは制御系Ｃより
制御系Ａに送出されてくるステータス情報を記憶
する領域、RSDAは制御系Ｄより制御系Ａに送出
されてくるステータス情報を記憶する領域であ
る。SIDは制御系全体のステータス情報を記憶す
る領域である。なお第４図には制御系Ａのメモリ
配置を示しているが他の制御系のメモリも同様に
記憶領域を有している。
制御系Ａは回線ａ，ｂ，ｆを監視しているの
で、たとえば制御系Ｂが故障して制御系Ｂよりス
テータス情報が入らなくなると、自系内に設けた
監視タイムのタイムアツプにより、制御系Ｂの故
障を仮定して、記憶領域TSABのステータスはそ
のままにして、TSAC，TSADのステータス情報
のうち制御系Ｂのビツトを“０”にして、その内
容を制御系Ｃ，Ｄに送信する。同様に制御系Ｃ，
Ｄも制御系Ｂの監視をしているので、制御系Ｃ，
Ｄから制御系Ａに送られて来るステータス情報は
第３図ｉ，ｊのように制御系Ｂのビツトが“０”
とされた０，０，１，１の信号が送られてくる。
また記憶領域RSBAは回線ａの不能によりすべて
クリアされる。そのためRSBA，RSCA，RSDA
は第５図ａに示すようになる。これらの記憶領域
の記憶内容の正論理和をとり、SIDに記憶すると
第５図ａに示すSIDの通りとなる。ただし制御系
Ａは自系であるから制御系Ａにビツト“１”を立
ててSIDにストアすると第５図ｂのようになる。
この第５図ｂに示すSIDの内容は制御系Ｂのビツ
トのみが“０”でこれは制御系Ｂが故障であるこ
とを示している。したがつて各制御系はそれぞれ
の記憶領域SIDを定周期で、あるいは必要に応じ
スキヤニングすることにより、システム内の制御
系の故障を知ることがきる。
で、たとえば制御系Ｂが故障して制御系Ｂよりス
テータス情報が入らなくなると、自系内に設けた
監視タイムのタイムアツプにより、制御系Ｂの故
障を仮定して、記憶領域TSABのステータスはそ
のままにして、TSAC，TSADのステータス情報
のうち制御系Ｂのビツトを“０”にして、その内
容を制御系Ｃ，Ｄに送信する。同様に制御系Ｃ，
Ｄも制御系Ｂの監視をしているので、制御系Ｃ，
Ｄから制御系Ａに送られて来るステータス情報は
第３図ｉ，ｊのように制御系Ｂのビツトが“０”
とされた０，０，１，１の信号が送られてくる。
また記憶領域RSBAは回線ａの不能によりすべて
クリアされる。そのためRSBA，RSCA，RSDA
は第５図ａに示すようになる。これらの記憶領域
の記憶内容の正論理和をとり、SIDに記憶すると
第５図ａに示すSIDの通りとなる。ただし制御系
Ａは自系であるから制御系Ａにビツト“１”を立
ててSIDにストアすると第５図ｂのようになる。
この第５図ｂに示すSIDの内容は制御系Ｂのビツ
トのみが“０”でこれは制御系Ｂが故障であるこ
とを示している。したがつて各制御系はそれぞれ
の記憶領域SIDを定周期で、あるいは必要に応じ
スキヤニングすることにより、システム内の制御
系の故障を知ることがきる。
次に制御系の故障でなくて回線たとえばａ回線
が故障であるとすると、制御系Ａは制御系Ｂを故
障と仮定して、TSAB，TSAC，TSADをそれぞ
れ第６図ａに示す内容とし、各制御系に送出す
る。一方制御系Ｃ，Ｄから制御系Ａに送られて来
るステータス情報は、制御系Ｂが正常であり、ａ
以外の回線も正常であるから、第６図ｂに示す
RSBA，RSCA，RSDAの通りとなる。これらの
正論理和をとつてSIDにストアした内容は０，
１，１，１となり、制御系Ａが自系のＡ系ビツト
に“１”を入れるとSIDは第６図ｃのようにその
内容が１，１，１，１となる。制御系Ｂからの信
号が入らず、制御系Ｂが故障であると仮定したも
のにかかわらず、SIDが１，１，１，１となつた
ことは制御系Ｂ自体が正常であり、回線ａが故障
であることを示している。したがつて各制御系
は、ある回線から信号が入らなくても、それぞれ
の記憶領域SIDをスキヤニングすることにより回
線の故障か、制御系の故障であるかを判断するこ
とができる。
が故障であるとすると、制御系Ａは制御系Ｂを故
障と仮定して、TSAB，TSAC，TSADをそれぞ
れ第６図ａに示す内容とし、各制御系に送出す
る。一方制御系Ｃ，Ｄから制御系Ａに送られて来
るステータス情報は、制御系Ｂが正常であり、ａ
以外の回線も正常であるから、第６図ｂに示す
RSBA，RSCA，RSDAの通りとなる。これらの
正論理和をとつてSIDにストアした内容は０，
１，１，１となり、制御系Ａが自系のＡ系ビツト
に“１”を入れるとSIDは第６図ｃのようにその
内容が１，１，１，１となる。制御系Ｂからの信
号が入らず、制御系Ｂが故障であると仮定したも
のにかかわらず、SIDが１，１，１，１となつた
ことは制御系Ｂ自体が正常であり、回線ａが故障
であることを示している。したがつて各制御系
は、ある回線から信号が入らなくても、それぞれ
の記憶領域SIDをスキヤニングすることにより回
線の故障か、制御系の故障であるかを判断するこ
とができる。
ここで制御系Ａにおける送信モードの制御フロ
ー示すと第７図の通りである。回線ａを通して制
御系Ｂへ送信する場合、ステツプ１０ａで先ず
SIDの内容をロードする、続いてステツプ１１ａ
で、相手先のステータスのみを“０”とするため
に（１，０，１，１）・SIDを記憶領域TSABにス
トアする。次に続いてステツプ１２ａで“送信レ
デイか”の判定を行ない、判定YESなら、ステ
ツプ１３ａでTSABの内容を制御系Ｂに送出す
る。回線ｂを経て制御系Ｃへ送信する場合は、上
記ａ回線の場合と同様にして、ステツプ１０ｂ→
ステツプ１３ｂと進行することにより、記憶領域
TSACの内容が制御系Ｃに送出される。また回線
ｆを経て制御系Ｄへ送信する場合も、同様にして
ステツプ１０ｆ→ステツプ１３ｆと進行すること
により記憶領域TSADの内容が制御系Ｄに送出さ
れる。
ー示すと第７図の通りである。回線ａを通して制
御系Ｂへ送信する場合、ステツプ１０ａで先ず
SIDの内容をロードする、続いてステツプ１１ａ
で、相手先のステータスのみを“０”とするため
に（１，０，１，１）・SIDを記憶領域TSABにス
トアする。次に続いてステツプ１２ａで“送信レ
デイか”の判定を行ない、判定YESなら、ステ
ツプ１３ａでTSABの内容を制御系Ｂに送出す
る。回線ｂを経て制御系Ｃへ送信する場合は、上
記ａ回線の場合と同様にして、ステツプ１０ｂ→
ステツプ１３ｂと進行することにより、記憶領域
TSACの内容が制御系Ｃに送出される。また回線
ｆを経て制御系Ｄへ送信する場合も、同様にして
ステツプ１０ｆ→ステツプ１３ｆと進行すること
により記憶領域TSADの内容が制御系Ｄに送出さ
れる。
次に制御系Ａにおける受信モードの制御フロー
を示すと第８図に示す通りである。
を示すと第８図に示す通りである。
ａ回線よりのステータス情報の受信の場合に
は、ステツプ20aで“ステツプロード”を行な
い、ステツプ２１ａでロードした内容をRSBAへ
ストアする。ｂ回線よりのステータス情報の受信
の場合はステツプ２０ｂ，２１ｂで、ｆ回線より
のステータス情報の受信の場合はステツプ２０
ｆ，２１ｆでそれぞれａ回線の場合におけるステ
ツプ２０ａ，２０ｂと同様の対応した動作処理が
なされる。
は、ステツプ20aで“ステツプロード”を行な
い、ステツプ２１ａでロードした内容をRSBAへ
ストアする。ｂ回線よりのステータス情報の受信
の場合はステツプ２０ｂ，２１ｂで、ｆ回線より
のステータス情報の受信の場合はステツプ２０
ｆ，２１ｆでそれぞれａ回線の場合におけるステ
ツプ２０ａ，２０ｂと同様の対応した動作処理が
なされる。
なお各回線ａ，ｂ，ｆのいずれかで故障がある
と信号が入らないので、たとえばａ回線では、ス
テツプ２２Ａでａ回線監視タイマチエツクがなさ
れ、タイマがタイムアツプすると、ステツプ２３
Ａで、記憶領域RSBAが０，０，０，０すなわち
クリア状態とされ、さらに（１，０，１，１）＋
（TSAB）が新たにTSABにストアされる。ｂ回
線、ｆ回線でも、故障があり回線監視タイマがタ
イムアツプするとステツプ２２Ｂ，２３Ｂあるい
はステツプ２２ｆ，２３ｆで、回線ａの場合のス
テツプ２２ａ，２３ａと同様の対応した処理がな
されたステツプ２４で記憶領域RSBAとRSCA
と、RSDAの記憶内容の論理和がとられ、その結
果を記憶領域SIDに記憶する。さらにステツプ２
５で自系にビツトに“１”を立てるために、SID
の記憶内容に１，０，０，０を加え、これをSID
に記憶する。続いてステツプ２６でSIDの内容チ
エツクを行なう。チエツク結果に基づきステツプ
２７で“Ｂ系異常か”判定する。もしSIDのＢ系
ビツトが“０”であればステツプ２７の判定
YESで、ステツプ３２に移り、Ｂ系異常処理を
行なう。ステツプ２７でSIDのＢ系ビツトが０で
ない場合は、判定はNOで、ステツプ２８に移
り、“Ｃ系異常か”判定する。もしSIDのＣ系ビ
ツトが“０”であれば、ステツプ２８の判定は
YESとなり、ステツプ３１に移り、Ｃ系異常処
理を行なうことになる。ステツプ２８でSIDのＣ
系ビツトも“０”でない場合は、このステツプに
おける判定もNOで、ステツプ２９に移り、“Ｄ系
異常か”判定する。異常の有無はＢ系、Ｃ系のチ
エツクと同様に、SIDの内容により行なわれる。
制御系Ｄも異常なければ判定はNOで処理フロー
はエンドとなるが、もし制御系Ｄに異常があれば
判定YESで、ステツプ３０に移りＤ系異常処理
を行ない、処理フローエンドとなる。
と信号が入らないので、たとえばａ回線では、ス
テツプ２２Ａでａ回線監視タイマチエツクがなさ
れ、タイマがタイムアツプすると、ステツプ２３
Ａで、記憶領域RSBAが０，０，０，０すなわち
クリア状態とされ、さらに（１，０，１，１）＋
（TSAB）が新たにTSABにストアされる。ｂ回
線、ｆ回線でも、故障があり回線監視タイマがタ
イムアツプするとステツプ２２Ｂ，２３Ｂあるい
はステツプ２２ｆ，２３ｆで、回線ａの場合のス
テツプ２２ａ，２３ａと同様の対応した処理がな
されたステツプ２４で記憶領域RSBAとRSCA
と、RSDAの記憶内容の論理和がとられ、その結
果を記憶領域SIDに記憶する。さらにステツプ２
５で自系にビツトに“１”を立てるために、SID
の記憶内容に１，０，０，０を加え、これをSID
に記憶する。続いてステツプ２６でSIDの内容チ
エツクを行なう。チエツク結果に基づきステツプ
２７で“Ｂ系異常か”判定する。もしSIDのＢ系
ビツトが“０”であればステツプ２７の判定
YESで、ステツプ３２に移り、Ｂ系異常処理を
行なう。ステツプ２７でSIDのＢ系ビツトが０で
ない場合は、判定はNOで、ステツプ２８に移
り、“Ｃ系異常か”判定する。もしSIDのＣ系ビ
ツトが“０”であれば、ステツプ２８の判定は
YESとなり、ステツプ３１に移り、Ｃ系異常処
理を行なうことになる。ステツプ２８でSIDのＣ
系ビツトも“０”でない場合は、このステツプに
おける判定もNOで、ステツプ２９に移り、“Ｄ系
異常か”判定する。異常の有無はＢ系、Ｃ系のチ
エツクと同様に、SIDの内容により行なわれる。
制御系Ｄも異常なければ判定はNOで処理フロー
はエンドとなるが、もし制御系Ｄに異常があれば
判定YESで、ステツプ３０に移りＤ系異常処理
を行ない、処理フローエンドとなる。
なお第７図、第８図の制御フローは記憶系Ａの
ものについて説明したが、他の制御系においても
同様の制御フローに基いて制御される。
ものについて説明したが、他の制御系においても
同様の制御フローに基いて制御される。
以上のようにこの発明の多重CPUシステムに
おける故障診断方法によれば、各制御系に自己の
正常・異常のステータス情報とともに他制御系の
正常・異常のステータス情報を記憶し、他制御系
の各々にそれぞれ伝送相手先を除いたステータス
情報を伝送するようにし、各制御系は特定制御系
から直接伝送されてくる情報と他の制御系から伝
送されてくるステータス情報とによりその特定制
御系の正常・異常を判断し得るようにしたので、
ある制御系に故障が生じた場合に、それほど複雑
な手順を要することなく、制御系自体に故障が生
じたのか、回線に故障が生じたのか、識別するこ
とができる。
おける故障診断方法によれば、各制御系に自己の
正常・異常のステータス情報とともに他制御系の
正常・異常のステータス情報を記憶し、他制御系
の各々にそれぞれ伝送相手先を除いたステータス
情報を伝送するようにし、各制御系は特定制御系
から直接伝送されてくる情報と他の制御系から伝
送されてくるステータス情報とによりその特定制
御系の正常・異常を判断し得るようにしたので、
ある制御系に故障が生じた場合に、それほど複雑
な手順を要することなく、制御系自体に故障が生
じたのか、回線に故障が生じたのか、識別するこ
とができる。
第１図は多重CPUシステムの概略ブロツク
図、第２図は第１図に示す制御系の構成を示すブ
ロツク図、第３図はこの発明におけるステータス
情報の一例を示す図、第４図はこの発明における
制御系内のメモリの記憶領域の配置を示す図、第
５図は制御系が故障した場合の説明に供するステ
ータス情報を示す図、第６図は回線に故障が生じ
た場合の説明に供するステータス情報を示す図、
第７図は制御系Ａにおける送信モードの制御フロ
ーを示す図、第８図は制御系Ａにおける受信モー
ドの制御フローを示す図である。 Ａ，Ｂ，Ｃ，Ｄ…制御系、ａ，ｂ，ｃ，ｄ，
ｅ，ｆ…回線、１…CPU、２…メモリ、３…通
信制御部、４…Ｉ／Ｏ、TSAB，TSAC，TSAD
…送信ステータス情報記憶領域、RSBA，
RSCA，RSDA…受信ステータス情報記憶領域、
SID…全系ステータス情報記憶領域。
図、第２図は第１図に示す制御系の構成を示すブ
ロツク図、第３図はこの発明におけるステータス
情報の一例を示す図、第４図はこの発明における
制御系内のメモリの記憶領域の配置を示す図、第
５図は制御系が故障した場合の説明に供するステ
ータス情報を示す図、第６図は回線に故障が生じ
た場合の説明に供するステータス情報を示す図、
第７図は制御系Ａにおける送信モードの制御フロ
ーを示す図、第８図は制御系Ａにおける受信モー
ドの制御フローを示す図である。 Ａ，Ｂ，Ｃ，Ｄ…制御系、ａ，ｂ，ｃ，ｄ，
ｅ，ｆ…回線、１…CPU、２…メモリ、３…通
信制御部、４…Ｉ／Ｏ、TSAB，TSAC，TSAD
…送信ステータス情報記憶領域、RSBA，
RSCA，RSDA…受信ステータス情報記憶領域、
SID…全系ステータス情報記憶領域。
Claims (1)
- 【特許請求の範囲】 １ それぞれCPUを含む複数の情報処理制御系
からなり、情報処理制御系で情報交換を行なう多
重CPUシステムにおける故障診断方法であつ
て、 各情報処理制御系は自己の正常・異常のステー
タス情報とともに他情報処理制御系の正常・異常
のステータス情報を記憶し、他情報処理制御系の
各々にそれぞれ伝送相手先を除いたステータス情
報を伝送するようにし、各情報処理制御系は、特
定情報処理制御系から直接伝送されて来る情報と
他の情報処理制御系から伝送されてくるステータ
ス情報とにより、その特定情報処理制御系の正
常・異常を判断することを特徴とする多重CPU
システムにおける故障診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56085980A JPS57201945A (en) | 1981-06-03 | 1981-06-03 | Fault diagnosing method for multiple cpu system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56085980A JPS57201945A (en) | 1981-06-03 | 1981-06-03 | Fault diagnosing method for multiple cpu system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57201945A JPS57201945A (en) | 1982-12-10 |
| JPS6136663B2 true JPS6136663B2 (ja) | 1986-08-19 |
Family
ID=13873846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56085980A Granted JPS57201945A (en) | 1981-06-03 | 1981-06-03 | Fault diagnosing method for multiple cpu system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57201945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11011583B2 (en) | 2018-02-05 | 2021-05-18 | Samsung Electronics Co., Ltd. | Image sensors and electronic devices |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561477B2 (ja) * | 1987-07-11 | 1996-12-11 | 日本信号株式会社 | デ−タ伝送装置 |
| JPH02144635A (ja) * | 1988-11-25 | 1990-06-04 | Nec Corp | 装置障害診断方式 |
| JP2778625B2 (ja) * | 1995-12-04 | 1998-07-23 | 日本電気株式会社 | 故障評定方式 |
| JP6089884B2 (ja) * | 2013-03-29 | 2017-03-08 | 富士通株式会社 | 情報処理システム，情報処理装置，情報処理装置の制御プログラム，及び情報処理システムの制御方法 |
| CN112202746B (zh) * | 2020-09-24 | 2023-04-21 | 北京百度网讯科技有限公司 | Rpc成员信息获取方法、装置、电子设备和存储介质 |
-
1981
- 1981-06-03 JP JP56085980A patent/JPS57201945A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11011583B2 (en) | 2018-02-05 | 2021-05-18 | Samsung Electronics Co., Ltd. | Image sensors and electronic devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57201945A (en) | 1982-12-10 |
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