JPS6136432B2

JPS6136432B2 -

Info

Publication number: JPS6136432B2
Application number: JP54111080A
Authority: JP
Inventors: Shinichiro Taguchi; Yutaka Ogiwara; Nobuya Nagao
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-08-31
Filing date: 1979-08-31
Publication date: 1986-08-18
Also published as: JPS5635585A

Description

【発明の詳細な説明】この発明は例えばビデオテープレコーダ（以下
VTRと称する）の色信号処理回路において、と
くに再生時の２つの磁気ヘツドからの出力差を無
くし、出力色信号のレベルを一定化する手段に用
いて好適する制御信号抽出回路に関する。

一般に家庭用VTRには２ヘツドヘリカルスキ
ヤン方式のものが用いられ、カラーテレビジヨン
信号は、１フイールドごとに２つのヘツドによつ
て交互に磁気テープ上に記録される。従つて２つ
のヘツドの特性のばらつきがあると、VTRの再
生時には、ヘツドの出力間に出力差が生じる。そ
の出力差があると再生画面はフイールドごとに彩
度が変化してしまう。そこでVTRでは、フイー
ルドごとに自動色制御、いわゆるACCをかける
ことによつて前述の問題を解決している。

第１図は従来のフイールドACCシステムであ
り、入力端１１の再生低域変換色信号
（688KHz）は、自動色信号制御（ACC）増幅器
１２に入力される。このACC増幅器１２の出力
は、カラー信号をもとの周波数に変換するための
周波数変換回路１３に入力される。この周波数変
換回路１３の出力は、振幅検波のためのアナログ
掛算器１４に入力される。このアナログ掛算器１
４はバースト信号期間に動作するもので、バース
トゲードパルス入力端１４_１及び基準となる
3.58MHzの基準信号入力端１４_２を有する。こ
のアナログ掛算器１４の掛算出力は、時定数の比
較的小さいローパスフイルタ１５に入力され平滑
される。そして、このローパスフイルタ１５の出
力は、バツフア回路１６を介して、第１のスイツ
チ回路１７の入力端X₀に加えられる。この第１
のスイツチ回路１７は、フイールドごとに得られ
るフイールドパルス（ヘツドの切換えパルス）に
よつて第１又は第２出力端Y₁，Y₂に選択的に切
換えられる。このスイツチ回路１７の第１出力端
Y₁は、比較的時定数の大きい第２のローパスフ
イルタ１８を介して第２のスイツチ回路２０の第
１入力端X₁に接続される。また、前記第１のス
イツチ回路１７の第２出力端Y₂は、比較的時定
数の大きい第３のローパスフイルタ１９を介して
第２のスイツチ回路２０の第２入力端X₂に接続
される。この第２のスイツチ回路２０は、第１の
スイツチ回路１７と連動して切換えられるもの
で、その出力端Y₀は、前記ACC増幅器１２の振
幅制御端に接続されている。

上記のフイールドACCシステムによれば、２
つのヘツドに対応するバースト信号の出力レベル
がローパスフイルタ１８，１９にそれぞれ記憶さ
れることになり、各フイルタの直流出力の変動に
応じて各フイールドのカラー信号が一定となるよ
うに制御される。

第２図２ａは、２つのＡヘツド、Ｂヘツドの出
力バースト信号に出力差が生じていることを示
す。これは、アナログ掛算器１４への入力バース
トレベルを意味する。ここでバースト信号は、基
準信号とアナログ掛算される。その掛算出力は、
バースト期間に得られ、第１のローパスフイルタ
１５によつて平滑される。したがつて、このロー
パスフイルタ１５の出力電圧は、第２図２ｂに示
すようになる。これによつて、第２のローパスフ
イルタ１８には、Ａヘツド（フイールド）期間の
電圧が蓄積され、第３のローパスフイルタ１９に
はＢヘツド（フイールド）期間の電圧が蓄積され
る。

ところが、第２のスイツチ回路２０の出力電圧
は、フイールドごとに切換えられるので、たとえ
ば第２のローパスフイルタ１８を選択していると
きは第２図２ｃに示すような電圧、第３のローパ
スフイルタ１９を選択しているときは第２図２ｄ
に示すような電圧が出力される。ここで、２つの
ヘツド間に出力差があると、第２図２ｃ，２ｄに
それぞれ破線で囲むように、他方のフイルタの出
力電圧の最終値に一方のフイルタの出力電圧の初
期値が影響されてしまう。つまりACC増幅器１
２の制御電圧にクロストークを生じることにな
り、再生画像の画質をそこなう原因となる。また
このクロストークは、２つのヘツド間の出力差が
大きくなるほど顕著になつてくる。これを解決す
るには、第１のローパスフイルタ１５の追従性が
問題となつておりその時定数を小さくすると改善
されるが、このようにすると今度は第１のローパ
スフイルタ１５の電圧のＨ周期（水平同期周期）
のサグが大きくなり、これは検波効率の低下につ
ながる。このように上記のシステムによると、フ
イールド間のクロストークと検波効率の両立が原
理的にむずかしく、各フイルタの設計も容易では
ない。また、３個のローパスフイルタ（RCフイ
ルタ）が必要であるため、そのために外部ピンを
設けなければならず集積化する場合の問題もあ
る。

この発明は上記の事情に対処すべくなされたも
ので、バーストゲートパルスとフイールドパルス
によりそれぞれのフイールド中、そのバースト期
間のみ導通する時分割動作のサンプルアンドホー
ルド回路を掛算器出力に設け、原理的に２フイー
ルド間のACC信号のクロストークを無くし得、
設計が容易でかつ集積化に適した制御信号抽出回
路を提供することを目的とする。またこの発明で
は、制御信号を第１と第２のホールド回路に振分
けるのに、その振分け周波数よりも、制御信号の
検出または検波タイミング周波数が高い場合に、
低インピーダンス状態と高インピーダンス状態と
に切換え可能な第１、第２のサンプル信号ゲート
を組合わせて使用することにより、構成をコンパ
クト化でき、前記制御信号を相互干渉なく正確に
抽出できる制御信号抽出回路を提供することを目
的とする。

以下、この発明の実施例を図面を参照して説明
する。

第３図は、２ヘツドヘリカルスキヤン方式の
VTRのフイールドACCシステムを示すもので、
入力端２１は再生低域変換色信号が入力され、こ
れは、自動色信号制御（ACC）増幅器２２に入
力される。このACC増幅器２２の出力端は、再
生低域変換色信号（688KHz）をNTSC方式のカ
ラーテレビジヨン受像機で扱い得る通常の色信号
（3.58MHz）に変換するための周波数変換回路２
３に接続されている。この周波数変換回路２３に
は、周波数変換用キヤリア信号を入力するための
入力端２３_１も設けられている。この周波数変換
回路２３の出力端は、アナログ掛算器２４の一方
の入力端に接続されている。このアナログ掛算器
２４には、3.58MHzのキヤリア信号入力端２４
_１、バーストゲートパルス入力端２５が設けられ
ている。このアナログ掛算器２４の掛算出力端
は、サンプル信号ゲート回路２６に接続されてい
る。このサンプルアンドホールド回路２６は、前
記掛算出力が加えられる第１、第２のゲート回路
２７，２８を有する。このゲート回路２７，２８
の出力端はそれぞれホールド回路としての第１、
第２のローパスフイルタ２９，３０に接続されて
いる。この第１、第２のローパスフイルタ２９，
３０の出力端は、それぞれスイツチ回路３１の第
１、第２入力端X₁，X₂に接続されている。この
スイツチ回路３１の出力端Y₀は、前記ACC増幅
器２２の制御端に接続されている。

一方２５はゲートパルス入力端であり、これは
アンド回路３２の第１入力端及びナンド回路３３
の第１入力端にも接続されている。更に３４はフ
イールドパルス入力端であり、これは、アンド回
路３２の第２入力端及びアンド回路３３の第２入
力端に接続されている。またフイールパルス入力
端３４は、前記スイツチ回路３１の切換え制御端
にも接続されている。前記アンド回路３２の出力
端は前記第２のゲート回路２８の制御端へ、また
前記アンド回路３３の出力端は前記第１のゲート
回路２７の制御端へ接続されている。

この発明の自動色信号制御装置は上記の如く構
成される。アナログ掛算器２４の動作は第１図の
場合と同様とする。そして、Ａフイールド期間内
でかつバースト信号期間のみ第１のゲート回路２
７が開き、次のＢフイールド期間内でかつバース
ト信号期間のみ第２のゲート回路２８が開くよう
に設定されるものとする。また、スイツチ回路３
１は、Ａフイールド期間は第１入力端X₁側へ、
また次のＢフイールド期間は第２入力端X₂側へ
切換え制御されるものとする。なおアンド回路３
２とナンド回路３３とは、ゲート回路２７，２８
を制御するのに、バーストゲートパルスとフイー
ルドパルスとの演算結果を出力するものであるか
ら、その目的を達成するには種々の論理的構成の
回路が実施可能である。

上記の回路によると、掛算器２４に入力するバ
ースト信号レベルに差があつた場合、たとえば第
４図４ａに示すようにＡフイールド、Ｂフイール
ドのバースト信号レベルに差があつた場合、各フ
イールドのバーストレベル検出は、フイールド間
で全く独立した第１のゲート回路２７と第２のゲ
ート回路２８で行なわれる。このため、フイール
ド間の干渉は無く、第１図のシステムのようにク
ロストークもおこらない。すなわち、第１、第２
のローパスフイルタ２９，３０から出力される電
圧（第４図４ｂ，４ｃに示す）にクロストークが
なく、安定した制御電圧をACC増幅器２２に加
えることができる。また、検波効率は、掛算器２
４の利得でほとんど一義的に決まるので設計も容
易である。更にフイルタ手段は、第１図のものに
比して２個で済むため、コンデンサを接続するた
めの外部ピンも小数となり、２個で良く集積化に
も適する。

第５図はこの発明を適用した具体的回路例を示
す図である。すなわち、第３図の回路と共通する
部分は同一符号を付して説明するに、ACC増幅
器２２に入力した再生低域変換色信号は、周波数
変換回路２３にて周波数変換される。そしてこの
周波数変換回路２３の出力は、アナログ掛算器に
入力されるのであるが、容量C₁を介して入力さ
れる。

アナログ掛算器２４は次のように構成される。
すなわち、Ｅ_B1は第１の直流バイアス電源であ
り、抵抗R₁を介してトランジスタQ₁のベース
へ、また抵抗R₂を介してトランジスタQ₄のベー
スへ接続される。トランジスタQ₁とQ₂とは、互
いのコレクタ及びエミツタが共通接続され、また
トランジスタQ₃とQ₄とも互いのコレクタ及びエ
ミツタが共通接続される。そして、トランジスタ
Q₁，Q₂の共通エミツタとトランジスタQ₃，Q₄の
共通エミツタとはそれぞれ抵抗R₃，R₄を介した
のち共通に定電流源I₁に接続される。さらにトラ
ンジスタQ₂，Q₃の共通ベースには、ゲートパル
ス入力端が接続される。またトランジスタQ₁，
Q₂の共通コレクタは、トランジスタQ₅，Q₆の共
通エミツタに接続され、トランジスタQ₃，Q₄の
共通コレクタは、トランジスタQ₇，Q₈の共通エ
ミツタに接続される。

前記トランジスタQ₆，Q₇の共通ベースには、
抵抗R₅を介して第２の直流バイアス電源Ｅ_B2が接
続され、トランジスタQ₅，Q₃の共通ベースに
は、抵抗R₆を介して第２の直流バイアス電源Ｅ_B2
が接続される。さらに、前記トランジスタQ₆，
Q₇の共通ベースには、容量C₂を介して3.58MHz
のキヤリア信号入力端２４_１が接続される。ま
た、前記トランジスタQ₆，Q₈の共通コレクタは
直流電源Vccに接続される。トランジスタQ₅，Q₇
の共通コレクタは、抵抗R₇を介して直流電源Vcc
に接続されるとともに、トランジスタQ₉のベー
スに接続される。このトランジスタQ₉のコレク
タは直流電源Vccに接続され、エミツタは抵抗R₈
を介して基準電位端に接続される。そして、この
トランジスタQ₉のエミツタに掛算出力端が設定
される。

次に前記トランジスタQ₉のエミツタは、サン
プルアンドホールド回路を構成する第１、第２の
ゲート回路に接続される。すなわち、トランジス
タQ₉のエミツタは、抵抗R₉を介してトランジス
タQ₁₀のベースに接続されるとともに、トランジ
スタQ₁₂のコレクタに接続される。またトランジ
スタQ₉のエミツタは、抵抗R₁₀を介してトランジ
スタQ₁₁のベースに接続されるとともにトランジ
スタQ₁₅のコレクタに接続される。

トランジスタQ₁₀のコレクタは直流電源Vccに
接続され、エミツタはトランジスタQ₁₃のエミツ
タに接続され、また前記トランジスタQ₁₁のコレ
クタは直流電源Vccに接続され、エミツタはトラ
ンジスタQ₁₄のコレクタに接続される。トランジ
スタQ₁₀，Q₁₂，Q₁₃等は一方のゲート回路を構成
し、トランジスタQ₁₁，Q₁₄，Q₁₅等は他方のゲー
ト回路を構成している。そして、トランジスタ
Q₁₂，Q₁₅の共通ベースには前記ゲートパルス入
力端２５が接続され、トランジスタQ₁₃，Q₁₄の
共通ベースには前記第１の直流バイアス電源Ｅ_B1
が接続される。

次に前記トランジスタQ₁₂，Q₁₃の共通エミツ
タは、トランジスタQ₁₇のコレクタに接続され
る。また前記トランジスタQ₁₄，Q₁₅の共通エミ
ツタは、トランジスタQ₁₉のコレクタに接続され
る。

前記トランジスタQ₁₇のベースは、トランジス
タQ₁₆のベースと共通に接続され、その共通ベー
スには、前記フイールドパルス入力端３４が接続
される。また前記トランジスタQ₁₆のコレクタ
は、トランジスタQ₁₁のベースに接続される。次
に前記トランジスタQ₁₉のベースは、トランジス
タQ₁₈のベースと共通に接続され、その共通ベー
スには、前記フイールドパルス入力端３４がイン
バータ３５を介して接続される。またトランジス
タQ₁₉のコレクタは、前記トランジスタQ₁₀のベ
ースに接続される。そして、前記トランジスタ
Q₁₆，Q₁₇，Q₁₈，Q₁₉のエミツタは共通に定電流
源I₂に接続される。

サンプルアンドホールド出力は、トランジスタ
Q₁₀のエミツタ及びトランジスタQ₁₁のエミツタ
から導出することができる。トランジスタQ₁₀の
エミツタは、第１のローパスフイルタ２９に接続
され、トランジスタQ₁₁のエミツタは、第２のロ
ーパスフイルタ３０に接続される。第１、第２の
ローパスフイルタはそれぞれ１フイールド期間に
対応する時定数を有したCR回路で構成されてい
る。そしてこの第１、第２のローパスフイルタ２
９，３０の出力端は、スイツチ回路３１の第１、
第２入力端X₁，X₂にそれぞれ接続される。この
スイツチ回路３１の切換制御端には、前記フイー
ルドパルス入力端３４が接続されている。このス
イツチ回路３１の出力端は前記ACC増幅器２２
の利得制御端に接続される。

上記のトランジスタQ₁〜Q₈等によつて構成さ
れるアナログ掛算器は、バーストゲートパルスで
抜き出したバースト信号（周波数変換後のもの）
と、3.58MHzのキヤリア信号とを同期検波す
る。バースト期間のみ、トランジスタQ₁，Q₄が
オンし、トランジスタQ₁のベースに入力したバ
ースト信号と、トランジスタQ₆，Q₇のベースに
入力された3.58MHzのキヤリア信号とが掛算さ
れる。そして、その掛算出力は、トランジスタ
Q₉から成るエミツタホロワを介して次段のサン
プルアンドホールド回路に入力される。

トランジスタQ₁₆，Q₁₇のベースと、トランジ
スタQ₁₈，Q₁₉のベースとには互いに逆相のフイ
ールドパルスが入力される。また、バーストゲー
トパルスによつて、トランジスタQ₁₂，Q₁₅はオ
フし、トランジスタQ₁₃，Q₁₄はオンするように
バイアス電圧設定されている。

今、トランジスタQ₉の掛算出力がそのエミツ
タ端で、バースト時にV₁、その他ではV₂の電圧
であるとする。また、 V₂＝VccＩ_１Ｒ_７／２−Ｖ_F V₁＝V₂＋e₁×ｇｍ・Ｒ_７／２但し、 I₁；掛算器の定電流 gm；掛算器の相互コンダクタンス e₁；掛算器の入力バーストレベルＶ_F；ベース・エミツタ間電圧とする。

Ａフイールド時トランジスタQ₁₆，Q₁₇がオン
しているとすると、それぞれのトランジスタには
Ｉ_２／２の電流が流れる。このとき、バースト期間時、トランジスタQ₁₃がオンし、抵抗R₉、トランジス
タQ₁₀、抵抗R₁₁を介して電流が流れ、ローパスフ
イルタを構成するコンデンサC₃は（V₁−Ｖ_F）ま
で充電される。バースト期間以外は、トランジス
タQ₁₂に電流が流れ、トランジスタQ₁₀のベース
は（V₂−Ｉ_２Ｒ_９／２）になる。このときトランジスタ Q₁₀のエミツタは（V₁−Ｖ_F）のままであるか
ら、抵抗R₉の値を適当に選ぶことによつてトラ
ンジスタQ₁₀のベース・エミツタ間は逆バイアス
になりトランジスタQ₁₀はオフする。従つて次の
バースト期間までコンデンサC₃の電圧がホール
ドされる。つまりサンプリングアンドホールド回
路となる。Ｂフイールド時には同様にして、トラ
ンジスタQ₁₈，Q₁₉がオンし、コンデンサC₄が充
電されるが、このときトランジスタQ₁₉にはＩ_２／２の電流が流れ、Ａフイールドに対応するコンデンサ
C₃の電圧は保持されたままである。

上記のようにして、フイールドパルスとバース
トゲートパルスで時分割的にバーストレベルがサ
ンプリングアンドホールドされ、バーストレベル
に比例した直流電圧を得ることができる。この直
流電圧はフイールドパルスで制御されるスイツチ
回路３１によつてACC増幅器２２の制御端に帰
還される。なおスイツチ回路３１の入力インピー
ダンスは充分高く設定されている。

なおこの発明は、周波数変換回路を具備しなく
ても適用できることはもちろんのことで、また周
波数変換回路の次段に色信号制御用の増幅器を配
置してもよい。

以上説明したように、この発明によれば、カラ
ーテレビジヨン信号のフイールドごとに振幅の異
なる色信号が入力される利得制御可能な自動色信
号制御増幅器と、この増幅器の出力端が第１の入
力端に接続され第２の入力端には色信号副搬送
波、第３の入力端にはバーストゲートパルスが入
力されるアナログ掛算器と、この掛算器の出力端
が接続される第１、第２のゲート回路及びこの第
１、第２のゲート回路の出力端がそれぞれ接続さ
れる第１、第２の低域フイルタと、この第１、第
２の低域フイルタの出力端が第１、第２入力端に
接続され、フイールドパルスによつて、何れか一
方の入力端の信号を出力端に選択的に導出するよ
うに制御され、その出力を前記自動色信号増幅器
の利得制御端に加えるスイツチ回路と、前記第１
のゲート回路をバーストゲートパルスとフイール
ドパルスの論積で制御し、第２のゲート回路をバ
ーストゲートパルスとフイールドパルスの否定論
理積で制御する手段とを具備する。

これによつて、時分割的なサンプルアンドホー
ルドを得、各フイールドのバースト信号振幅が一
定するようにカラー信号を制御する。つまり、第
１のフイールド期間は前記掛算器のバースト信号
と色信号副搬送波の掛算出力が前記第１のゲート
回路及び前記第１の低域フイルタでバースト信号
の振幅変化に比例した第１の制御電圧に変換さ
れ、第２のフイールド期間は、前記第２のゲート
回路と第２の低域フイルタで第２の制御電圧に変
換され、第１及び第２の制御電圧が前記フイール
ドパルスで制御されるスイツチ回路を介してフイ
ールド時分割的に前記自動色信号制御増幅器の利
得を制御することにより、結局その出力信号のフ
イールドごとの振幅変化を除去するものである。

そして、この発明は、フイールド回路のACC
信号のクロストークを無くし得、設計が容易でか
つ集積化に適した制御信号抽出回路を提供するも
のである。

【図面の簡単な説明】

第１図は従来の自動色信号制御装置の構成説明
図、第２図２ａ〜２ｄはそれぞれ第１図の装置の
動作を説明するのに示した各部信号波形図、第３
図はこの発明の一実施例による制御信号抽出回路
の構成説明図、第４図４ａ〜４ｃは第３図の装置
の動作を説明するのに示した各部信号波形図、第
５図はこの発明の適用例を示す具体的な回路図で
ある。２２……自動色信号制御増幅器、２３……周波
数変換回路、２４……アナログ掛算器、２５……
バーストゲートパルス入力端、２７，２８……第
１、第２のゲート回路、２９，３０……第１、第
２のローパスフイルタ、３１……スイツチ回路、
３２……アンド回路、３３……アンド回路、Q₁
〜Q₁₉……トランジスタ。

Claims

【特許請求の範囲】１複数の記録再生のためのヘツドを有し、夫々
のヘツド切換信号に応じて色信号処理を行なうカ
ラービデオ記録再生機の自動色信号制御装置にお
ける制御信号抽出回路において、バースト信号とクロマ信号との振幅検波を行な
い検波信号をサンプルパルスに応じて出力する検
波回路と、この検波回路の出力端子と前記検波信号をホー
ルドする第１のホールド回路及び第２のホールド
回路間の夫々にエミツタフオロア形態で介在接続
した第１のバツフアトランジスタ及び第２のバツ
フアトランジスタと、前記第１のバツフアトランジスタのベース、エ
ミツタ側に夫々一方トランジスタと他方トランジ
スタの各々のコレクタ側が接続され、前記サンプ
ルパルスに応じて導通状態が制御される第１の差
動スイツチ回路と、前記第２のバツフアトランジスタのベース、エ
ミツタ側に夫々一方トランジスタと他方トランジ
スタの各々のコレクタ側が接続され、前記サンプ
ルパルスに応じて導通状態が制御される第２の差
動スイツチ回路と、前記第１の差動スイツチ回路及び第２の差動ス
イツチ回路の夫々の共通エミツタ側に、各々の差
動トランジスタのコレクタ電流路が接続され、前
記ヘツド切換信号に応じ導通状態が制御される第
３の差動スイツチ回路と、前記ヘツド切換信号に呼応して相補的に一方及
び他方トランジスタの導通状態が制御され、前記
第１及び第２のバツフアトランジスタを相補的に
導通制御する第４の差動スイツチ回路とを具備し
たことを特徴とする制御信号抽出回路。２サンプルすべき被サンプル信号を発生する被
サンプル信号発生手段と、前記被サンプル信号をサンプルタイミングパル
スに呼応して相補的にホールドする第１及び第２
のホールド回路と、前記被サンプル信号発生手段の出力端子と前記
第１のホールド回路間に介在接続した第１のバツ
フアトランジスタと、前記被サンプル信号発生手段の前記出力端子と
前記第２のホールド回路間に介在接続した第２の
バツフアトランジスタと、前記第１及び第２のバツフアトランジスタのエ
ミツターコレクタ電流路に夫々直列にコレクタ電
流路が接続され、前記サンプルタイミングパルス
に呼応して前記第１及び第２のホールド回路に対
する放電路を相補的に形成し双方向サンプリング
に供する第１及び第２の放電路ゲート手段と、前記サンプルタイミングパルスよりもパルス幅
が広く前記第１及び第２のホールド回路のいずれ
に被サンプル信号を印加するかを切換規定するサ
ンプル期間切換パルスに呼応して、前記第１及び
第２の放電路ゲート手段の出力を相補的に遮断制
御するサンプル期間切換手段と、このサンプル期間切換手段により、前記サンプ
ル期間切換パルスに応じて遮断された放電路ゲー
ト手段に接続された前記第１及び第２のバツフア
トランジスタのいずれか一方のバイアス状態を制
御し、当該バツフアトランジスタを強制的に遮断
するバツフアトランジスタ導通制御手段とを具備
したことを特徴とする制御信号抽出回路。