JPS6136300B2 - - Google Patents
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- Publication number
- JPS6136300B2 JPS6136300B2 JP53070916A JP7091678A JPS6136300B2 JP S6136300 B2 JPS6136300 B2 JP S6136300B2 JP 53070916 A JP53070916 A JP 53070916A JP 7091678 A JP7091678 A JP 7091678A JP S6136300 B2 JPS6136300 B2 JP S6136300B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- vertical synchronization
- period
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001960 triggered effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は家庭用VTRのサーボ回路用パルス発
生回路に関するものである。
生回路に関するものである。
従来、家庭用VTRのサーボ回路に使用する基
準信号（通常30Hzである）を得るために、記録時
には垂直同期信号を２分周する手段として、フリ
ツプ・フロツプ（以下FFと略す）やモノマルチ
（単安定マルチバイブレータ）などを利用してい
る。また再生時には、コントロール信号の雑音除
去などの目的にモノマルチが利用されている。
準信号（通常30Hzである）を得るために、記録時
には垂直同期信号を２分周する手段として、フリ
ツプ・フロツプ（以下FFと略す）やモノマルチ
（単安定マルチバイブレータ）などを利用してい
る。また再生時には、コントロール信号の雑音除
去などの目的にモノマルチが利用されている。
第１図に集積回路（以下ICと略す）による従
来のパルス発生回路の構成を示す。同図において
１はICを示す。まず、記録時には入力端子１１
に加えられた垂直同期信号２は垂直同期分離回路
３を経てモノマルチ４をトリガする。ここでモノ
マルチ４の遅延量T1は第２図に示す如く垂直同
期周期ＴVよりも長く設定され、その結果垂直同
期信号２は２分周され、記録基準信号５となる。
来のパルス発生回路の構成を示す。同図において
１はICを示す。まず、記録時には入力端子１１
に加えられた垂直同期信号２は垂直同期分離回路
３を経てモノマルチ４をトリガする。ここでモノ
マルチ４の遅延量T1は第２図に示す如く垂直同
期周期ＴVよりも長く設定され、その結果垂直同
期信号２は２分周され、記録基準信号５となる。
再生時にはテープより再生されたコントロール
信号６は、入力端子１０より供給され、増幅器７
を経てモノマルチ８をトリガする。モノマルチ８
の遅延量T2は記録時の遅延量T1よりもさらに長
く設定されている。このときのＴV，T1，T2の関
係は次式で表わされる。
信号６は、入力端子１０より供給され、増幅器７
を経てモノマルチ８をトリガする。モノマルチ８
の遅延量T2は記録時の遅延量T1よりもさらに長
く設定されている。このときのＴV，T1，T2の関
係は次式で表わされる。
Tv＜T1＜T2＜2TV
第１図にみられるように、従来のICでは、モ
ノマルチ４および８のために入力端子１０，１１
以外に少なくとも時定数回路素子１４〜１７を接
続するため２個の外付部品用の端子１２，１３を
必要とする欠点があつた。
ノマルチ４および８のために入力端子１０，１１
以外に少なくとも時定数回路素子１４〜１７を接
続するため２個の外付部品用の端子１２，１３を
必要とする欠点があつた。
また、家庭用VTRでは一般に内部基準信号を
必要とし、このため水晶発振子などによる高周波
信号源を内蔵している。そこで上記のモノマルチ
４およびモノマルチ８の代用として、上記高周波
信号を一定数分周してなるカウンタ型式の遅延回
路（以下カウンタ・モノマルチと呼ぶ）を利用す
ることが考えられている。
必要とし、このため水晶発振子などによる高周波
信号源を内蔵している。そこで上記のモノマルチ
４およびモノマルチ８の代用として、上記高周波
信号を一定数分周してなるカウンタ型式の遅延回
路（以下カウンタ・モノマルチと呼ぶ）を利用す
ることが考えられている。
このときの回路構成を第３図に示す。同図にお
いて垂直同期信号２、垂直同期分離回路３、コン
トロール信号６、増幅器７は第１図と同様であ
る。高周波信号１８は基準信号発生器２１に入力
され、内部基準信号２２を作る。さらにこの基準
信号発生器２１の任意の信号をクロツク信号２３
としてカウンタ・モノマルチ１９および２０に入
力する。このクロツク信号２３を各々あらかじめ
設定された一定数だけカウントすることにより、
第１図に示したような外付部品用端子を使用する
ことなく前記モノマルチ４および８と同等の効果
をもたらす。
いて垂直同期信号２、垂直同期分離回路３、コン
トロール信号６、増幅器７は第１図と同様であ
る。高周波信号１８は基準信号発生器２１に入力
され、内部基準信号２２を作る。さらにこの基準
信号発生器２１の任意の信号をクロツク信号２３
としてカウンタ・モノマルチ１９および２０に入
力する。このクロツク信号２３を各々あらかじめ
設定された一定数だけカウントすることにより、
第１図に示したような外付部品用端子を使用する
ことなく前記モノマルチ４および８と同等の効果
をもたらす。
第３図における方式では、それぞれ遅延量の異
なる２個のカウンタ・モノマルチが必要であり、
回路構成は複雑で大規模になるなどの欠点があつ
た。
なる２個のカウンタ・モノマルチが必要であり、
回路構成は複雑で大規模になるなどの欠点があつ
た。
本発明の目的は、上記した従来技術の欠点をな
くし、ICのビン数を削減させ、かつ内部素子数
の少ないパルス発生回路を提供するにある。
くし、ICのビン数を削減させ、かつ内部素子数
の少ないパルス発生回路を提供するにある。
本発明は、入力する垂直同期信号による基準信
号とコントロール信号による基準信号とを記録時
と再生時とで切換えて出力する切換スイツチと；
該切換スイツチの出力の垂直同期信号によりトリ
ガされ、該垂直同期周期よりも長い期間T1だけ
クロツク信号を計数して、その計数幅のパルスを
出力し、かつ該切換スイツチの出力のコントロー
ル信号によりトリガされ、前記期間T1よりも更
に長い期間T2だけ計数して、その計数幅のパル
スを出力し、かつ外部の切換信号により記録時と
再生時とでクロツク信号計数期間T1とT2を切換
え制御する手段をもつパルス発生器とを備えたこ
とを特徴とするものである。
号とコントロール信号による基準信号とを記録時
と再生時とで切換えて出力する切換スイツチと；
該切換スイツチの出力の垂直同期信号によりトリ
ガされ、該垂直同期周期よりも長い期間T1だけ
クロツク信号を計数して、その計数幅のパルスを
出力し、かつ該切換スイツチの出力のコントロー
ル信号によりトリガされ、前記期間T1よりも更
に長い期間T2だけ計数して、その計数幅のパル
スを出力し、かつ外部の切換信号により記録時と
再生時とでクロツク信号計数期間T1とT2を切換
え制御する手段をもつパルス発生器とを備えたこ
とを特徴とするものである。
以下、図面に例示した実施例により本発明を具
体的に説明する。第５図に本発明による、パルス
発生回路の一実施例を示す。同図において垂直同
期分離回路３、コントロール信号増幅器７、内部
基準信号発生器２１については、第３図と同様で
ある。ここで、垂直同期分離回路３およびコント
ロール信号増幅器７の出力は、内部のスイツチ２
４により選択されて、パルス発生器２５にトリガ
信号２６として入力される。
体的に説明する。第５図に本発明による、パルス
発生回路の一実施例を示す。同図において垂直同
期分離回路３、コントロール信号増幅器７、内部
基準信号発生器２１については、第３図と同様で
ある。ここで、垂直同期分離回路３およびコント
ロール信号増幅器７の出力は、内部のスイツチ２
４により選択されて、パルス発生器２５にトリガ
信号２６として入力される。
一方、高周波信号１８は、内部基準信号発生器
２１に入力され、さらに内部基準信号発生器２１
の任意の内部信号はパルス発生器２５のクロツク
信号２３として供給される。このときパルス発生
器２５のパルス幅つまり遅延量は、スイツチ２７
による切換信号２８より２つの設定値に切換える
ことができる。
２１に入力され、さらに内部基準信号発生器２１
の任意の内部信号はパルス発生器２５のクロツク
信号２３として供給される。このときパルス発生
器２５のパルス幅つまり遅延量は、スイツチ２７
による切換信号２８より２つの設定値に切換える
ことができる。
次に、パルス発生器２５の一実施例を第６図
に、また同図の各部波形を第７図に示す。ここで
トリガ信号２６が入力されていない状態では、第
６図に示す回路は唯一の安定状態をとる。つまり
出力２９は“Ｌ”（論理低レベルを示す）状態に
安定し、したがつてNANDゲート３５は“閉”、
NANDゲート３６は“開”状態にある。いまトリ
ガ信号２６が入力されると、フリツプ・フロツプ
（以下FFと略す）３１，３１，３２，３３，３４
は全てリセツトされる。このとき各FFのＱ出力
は“Ｌ”となり、出力２９は“Ｈ”（論理高レベ
ルを示す）に反転する。したがつてNANDゲート
３６は“閉”、NANDゲート35は“開”となり、
FF３０のＴ入力にはクロツク信号２３が入力さ
れ分周を開始する。分周が進み、NAND３７が全
て“Ｈ”になると、出力２９は再び“Ｌ”に反転
して元の状態にもどり、NAND３５は“閉”とな
り分周を停止してトリガ信号２６の入力を待つ。
に、また同図の各部波形を第７図に示す。ここで
トリガ信号２６が入力されていない状態では、第
６図に示す回路は唯一の安定状態をとる。つまり
出力２９は“Ｌ”（論理低レベルを示す）状態に
安定し、したがつてNANDゲート３５は“閉”、
NANDゲート３６は“開”状態にある。いまトリ
ガ信号２６が入力されると、フリツプ・フロツプ
（以下FFと略す）３１，３１，３２，３３，３４
は全てリセツトされる。このとき各FFのＱ出力
は“Ｌ”となり、出力２９は“Ｈ”（論理高レベ
ルを示す）に反転する。したがつてNANDゲート
３６は“閉”、NANDゲート35は“開”となり、
FF３０のＴ入力にはクロツク信号２３が入力さ
れ分周を開始する。分周が進み、NAND３７が全
て“Ｈ”になると、出力２９は再び“Ｌ”に反転
して元の状態にもどり、NAND３５は“閉”とな
り分周を停止してトリガ信号２６の入力を待つ。
以上の動作における分周数は、周知の如く
NAND３７の入力に接続しているFFによつて定
まる。そこでFF３０，３３，３４のＱ出力をそ
れぞれNAND３７に直接入力し、さらにFF３２
の出力をNANDゲート３８を介してNAND３７
に入力することにより２通りの分周数を得ること
ができる。つまり、記録時には切替信号２８を
“Ｌ”として、NANDゲート３８を“閉”状態に
することにより、分周数をFF３０，３３，３４
によつて定める。同様に再生時には切替信号２８
を“Ｈ”、NANDゲート３８を“開”とし、FF３
０，３３，３４とFF３２によつて分周数を定め
る。
NAND３７の入力に接続しているFFによつて定
まる。そこでFF３０，３３，３４のＱ出力をそ
れぞれNAND３７に直接入力し、さらにFF３２
の出力をNANDゲート３８を介してNAND３７
に入力することにより２通りの分周数を得ること
ができる。つまり、記録時には切替信号２８を
“Ｌ”として、NANDゲート３８を“閉”状態に
することにより、分周数をFF３０，３３，３４
によつて定める。同様に再生時には切替信号２８
を“Ｈ”、NANDゲート３８を“開”とし、FF３
０，３３，３４とFF３２によつて分周数を定め
る。
本実施例に示す接続ではFFの数は７ケであ
り、したがつて記録時には切換信号２８を“Ｌ”
にすることにより分周数N1を９７に、再生時に
は上記切換信号２８を“Ｈ”にすることにより分
周数N2を１１３に設定している。またクロツク
信号２３の周期T0は0.2441ms、垂直同期周期ＴV
は16.68msである。したがつて記録・再生時のパ
ルス幅T1，T2は次式となる。
り、したがつて記録時には切換信号２８を“Ｌ”
にすることにより分周数N1を９７に、再生時に
は上記切換信号２８を“Ｈ”にすることにより分
周数N2を１１３に設定している。またクロツク
信号２３の周期T0は0.2441ms、垂直同期周期ＴV
は16.68msである。したがつて記録・再生時のパ
ルス幅T1，T2は次式となる。
T1＝23.68ms＞ＴV＝16.68ms
T2＝27.59ms＜２・ＴV＝33.37ms
以上のように、切替信号２８によつてNANDゲ
ート３８の１ケのみを開閉することにより、容易
に２つのパルス幅を発生するパルス発生器２５を
構成できる。
ート３８の１ケのみを開閉することにより、容易
に２つのパルス幅を発生するパルス発生器２５を
構成できる。
同様にNAND３７、NAND３８の入力数および
入力するFF出力を選ぶことにより、任意の２つ
のパルス幅を得ることができる。
入力するFF出力を選ぶことにより、任意の２つ
のパルス幅を得ることができる。
以上のように本発明によれば、集積回路に適用
した場合従来技術におけるモノマルチ４のための
２端子を削減し、さらに１個の分周器でパルス幅
の異なる信号を出力することにより、素子数を大
幅に削減することができる。
した場合従来技術におけるモノマルチ４のための
２端子を削減し、さらに１個の分周器でパルス幅
の異なる信号を出力することにより、素子数を大
幅に削減することができる。
また、サーボ系の他の回路と同一IC内に集積
する場合には、他の回路を記録再生で切換える信
号を使用することにより、新たに外部よりパルス
発生回路用に記録再生の切換信号を与える端子を
設ける必要はなく、ICの端子の削減ができる。
する場合には、他の回路を記録再生で切換える信
号を使用することにより、新たに外部よりパルス
発生回路用に記録再生の切換信号を与える端子を
設ける必要はなく、ICの端子の削減ができる。
第１図はモノマルチによる従来例の構成図、第
２図は第１図の動作を説明する波形図、第３図は
２個の分周器による従来例の構成図、第４図は第
３図の波形図、第５図は本発明によるパルス発生
器の一実施例を示す構成図、第６図は第５図にお
けるパルス発生器の一実施例を示す回路図、第７
図は第６図の波形図である。 ２…垂直同期信号、６…コントロール信号、２
３…クロツク信号、２４…切換スイツチ、２５…
パルス発生器、２８…切換信号。
２図は第１図の動作を説明する波形図、第３図は
２個の分周器による従来例の構成図、第４図は第
３図の波形図、第５図は本発明によるパルス発生
器の一実施例を示す構成図、第６図は第５図にお
けるパルス発生器の一実施例を示す回路図、第７
図は第６図の波形図である。 ２…垂直同期信号、６…コントロール信号、２
３…クロツク信号、２４…切換スイツチ、２５…
パルス発生器、２８…切換信号。
Claims (1)
- １ 記録時には垂直同期信号を基準信号とし、再
生時にはコントロール信号を基準信号とする家庭
用VTRのサーボ回路用パルス発生回路におい
て；入力する前記垂直同期信号と前記コントロー
ル信号とを記録時と再生時とで切換えて出力する
切換スイツチと；前記切換スイツチの垂直同期信
号によりトリガされ、該垂直同期周期よりも長い
期間T1だけクロツク信号を計数して、その計数
幅のパルスを出力し、かつ前記切換スイツチの出
力のコントロール信号によりトリガされ、前記期
間T1よりも更に長い期間T2だけクロツク信号を
計数して、その計数幅のパルスを出力し、かつ外
部の切換信号により記録時と再生時とでクロツク
信号の計数期間T1とT2を切換え制御する手段を
もつパルス発生器とを備えたことを特徴とする家
庭用VTRのサーボ回路用パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091678A JPS54162517A (en) | 1978-06-14 | 1978-06-14 | Pulse generating circuit for servo circuit of home vtr |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091678A JPS54162517A (en) | 1978-06-14 | 1978-06-14 | Pulse generating circuit for servo circuit of home vtr |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54162517A JPS54162517A (en) | 1979-12-24 |
| JPS6136300B2 true JPS6136300B2 (ja) | 1986-08-18 |
Family
ID=13445298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091678A Granted JPS54162517A (en) | 1978-06-14 | 1978-06-14 | Pulse generating circuit for servo circuit of home vtr |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54162517A (ja) |
-
1978
- 1978-06-14 JP JP7091678A patent/JPS54162517A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54162517A (en) | 1979-12-24 |
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