JPS6132809B2 - - Google Patents
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- JPS6132809B2 JPS6132809B2 JP59183892A JP18389284A JPS6132809B2 JP S6132809 B2 JPS6132809 B2 JP S6132809B2 JP 59183892 A JP59183892 A JP 59183892A JP 18389284 A JP18389284 A JP 18389284A JP S6132809 B2 JPS6132809 B2 JP S6132809B2
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- 238000009792 diffusion process Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
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- 230000003449 preventive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体製造工程に於けるマスク合わ
せ用パターンの形状及びマスク合わせの手段に関
する。
せ用パターンの形状及びマスク合わせの手段に関
する。
本発明の目的は、半導体製造上のマスク合わせ
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つた半導体製造工程に関する。
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つた半導体製造工程に関する。
一般にマスク合わせ工程に於ては、或る工程で
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
従来のマスク合わせ工程に於けるマスク合わせ
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体基板上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体基板上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。
一方防止策として、前記欠点を補うべく第３図
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。
然るに、前記マスク合わせ手段は単に一段階前
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。
具体的一例として相補型MOS電界効果トラン
ジスタ製造工程の一部に関して述べる。
ジスタ製造工程の一部に関して述べる。
相補型MOS電界効果トランジスタは、一般に
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツド上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツド上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。
前述の如く、従来の相補型MOS電界効果トラ
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一般階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレン拡散
層１４を形成する時マスク合わせの基準となるマ
スクは、Ｎチヤネルサブストレート１３を形成す
るパターンを有するマスクであり、またＮチヤネ
ルソース・ドレイン拡散層１５を形成する時マス
ク合わせの基準はＰチヤネルソース・ドレイン拡
散層１４を形成するパターンを有するマスクであ
り、更にゲート絶縁層１６を形成する時マスク合
わせの基準は、Ｎチヤネルソース・ドレイン拡散
層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一般階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレン拡散
層１４を形成する時マスク合わせの基準となるマ
スクは、Ｎチヤネルサブストレート１３を形成す
るパターンを有するマスクであり、またＮチヤネ
ルソース・ドレイン拡散層１５を形成する時マス
ク合わせの基準はＰチヤネルソース・ドレイン拡
散層１４を形成するパターンを有するマスクであ
り、更にゲート絶縁層１６を形成する時マスク合
わせの基準は、Ｎチヤネルソース・ドレイン拡散
層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
その一例として、ソース・ドレイン拡散層１
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のように配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のように配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。
従つて半導体生産歩留りを向上させる為にこう
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。
本発明は、かかる欠点を除去したもので、ソー
ス・ドレイン拡散層を規定するためのマスク、前
記ソース・ドレイン拡散層と電極との接触部を規
定するためのマスク、前記電極を規定するための
マスク、及び表面保護膜の入出力パツド上の窓開
けを規定するためのマスクを用いるMOS型電界
効果トランジスタの製造方法において、前記ソー
ス・ドレイン拡散層を規定するためのマスクに
は、少なくとも前記ソース・ドレイン拡散層と電
極との接触部、前記電極、及び表面保護膜の入出
力パツド上の窓開けを規定するための各マスク合
せ用パターン形状が設けられており、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り半導体基板上に形成された前記各マスク合せ用
パターン形状に、前記ソース・ドレイン拡散層と
電極との接触部、前記電極、及び前記表面保護膜
の入出力パツド上の窓開けを規定するためのマス
クをそれぞれ重ねることによりマスク合せするこ
とを特徴とするMOS型電界効果トランジスタの
製造方法を提供するものである。
ス・ドレイン拡散層を規定するためのマスク、前
記ソース・ドレイン拡散層と電極との接触部を規
定するためのマスク、前記電極を規定するための
マスク、及び表面保護膜の入出力パツド上の窓開
けを規定するためのマスクを用いるMOS型電界
効果トランジスタの製造方法において、前記ソー
ス・ドレイン拡散層を規定するためのマスクに
は、少なくとも前記ソース・ドレイン拡散層と電
極との接触部、前記電極、及び表面保護膜の入出
力パツド上の窓開けを規定するための各マスク合
せ用パターン形状が設けられており、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り半導体基板上に形成された前記各マスク合せ用
パターン形状に、前記ソース・ドレイン拡散層と
電極との接触部、前記電極、及び前記表面保護膜
の入出力パツド上の窓開けを規定するためのマス
クをそれぞれ重ねることによりマスク合せするこ
とを特徴とするMOS型電界効果トランジスタの
製造方法を提供するものである。
相補型MOS電界効果トランジスタ製造工程に
於ける本発明によるマスク合わせの手段は、第８
図の如き形状によるマスク合せ用パターンを用
い、同図のａの如く形成されたパターンに同図の
ｂの如きパターンを重ねる手段を採用し、または
第９図ａ〜ｄ或いは第１０図ａ〜ｄに示したパタ
ーンを用い、第２のマスク即ち、前述した相補型
MOS電界効果トランジスタ製造工程に従えば、
Ｐチヤネルソース・ドレイン拡散層を形成する為
に用いられるマスクは、第１のＮチヤネルサブス
トレートを形成する為のマスクに含まれるパター
ンを基準としてマスク合わせを行い、Ｎチヤネル
ソース・ドレイン拡散層を形成する工程以後、第
３から第７のマスクはすべて、第２のマスクによ
り形成されたマスク合わせ用パターンを基準とし
て該工程を行う方法である。従つて、第１から第
７の該工程に於けるアライメント操作による誤差
は、累積され得ず、その結果該トランジスタ製造
としてのアライメント精度が向上し、設計上過度
な余裕をとる必要がなく、設計の自由度が増し、
集積度の向上が得られる。
於ける本発明によるマスク合わせの手段は、第８
図の如き形状によるマスク合せ用パターンを用
い、同図のａの如く形成されたパターンに同図の
ｂの如きパターンを重ねる手段を採用し、または
第９図ａ〜ｄ或いは第１０図ａ〜ｄに示したパタ
ーンを用い、第２のマスク即ち、前述した相補型
MOS電界効果トランジスタ製造工程に従えば、
Ｐチヤネルソース・ドレイン拡散層を形成する為
に用いられるマスクは、第１のＮチヤネルサブス
トレートを形成する為のマスクに含まれるパター
ンを基準としてマスク合わせを行い、Ｎチヤネル
ソース・ドレイン拡散層を形成する工程以後、第
３から第７のマスクはすべて、第２のマスクによ
り形成されたマスク合わせ用パターンを基準とし
て該工程を行う方法である。従つて、第１から第
７の該工程に於けるアライメント操作による誤差
は、累積され得ず、その結果該トランジスタ製造
としてのアライメント精度が向上し、設計上過度
な余裕をとる必要がなく、設計の自由度が増し、
集積度の向上が得られる。
具体例として、前例に掲げた第５図の如き配置
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スクは、ソース・ドレイン拡散層１４を形成する
パターンを有するマスクであり、また金属電極１
８を形成する際に於ても、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スクは、ソース・ドレイン拡散層１４を形成する
パターンを有するマスクであり、また金属電極１
８を形成する際に於ても、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。
本発明によるマスク合わせ用パターンの形状を
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成する為に用いられるマスクをマスク合わせの基
準とすることにより、マスク合わせ工程に於ける
作業能率を上げ集積度の向上、更には生産性の向
上が図れる。
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成する為に用いられるマスクをマスク合わせの基
準とすることにより、マスク合わせ工程に於ける
作業能率を上げ集積度の向上、更には生産性の向
上が図れる。
〔効果〕
以上の如く本発明は、ソース・ドレイン拡散層
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、全てが、ソー
ス・ドレイン拡散層を基準にしてパターニングが
形成できるので、アライメント操作による誤差が
累積され得ず、アライメント精度が向上し、従つ
て、設計上過度な余裕をとる必要がないので、設
計の自由度が増し、集積度を向上する効果が得ら
れる。
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、全てが、ソー
ス・ドレイン拡散層を基準にしてパターニングが
形成できるので、アライメント操作による誤差が
累積され得ず、アライメント精度が向上し、従つ
て、設計上過度な余裕をとる必要がないので、設
計の自由度が増し、集積度を向上する効果が得ら
れる。
第１図ａ，ｂは、従来のマスク合わせ用パター
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図に於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明によるマスク合わせ用パターン
の形状。第９図ａ，ｂ，ｃ，ｄは、本発明による
異なつた形状を有するマスク合わせ方式。第１０
図ａ，ｂ，ｃ，ｄは、本発明による数字形を有す
るマスク合わせ方式。 １，９……第１のマスクにより形成されるマス
ク合わせ用パターン、２，３，１０……第２のマ
スクにより形成されるマスク合わせ用パターン、
４，５，１１……第３のマスクにより形成される
マスク合わせ用パターン、６，７，１２……第４
のマスクにより形成されるマスク合わせ用パター
ン、８……第５のマスクにより形成されるマスク
合わせ用パターン、１３……Ｎチヤネルサブスト
レート、１４……Ｐチヤネルソース・ドレインを
形成するP+拡散層、１５……Ｎチヤネルソー
ス・ドレインを形成するN+拡散層、１６……ゲ
ート絶縁層、１７……拡散層と金属電極との接合
部、１８……金属電極、１９……絶縁層。
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図に於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明によるマスク合わせ用パターン
の形状。第９図ａ，ｂ，ｃ，ｄは、本発明による
異なつた形状を有するマスク合わせ方式。第１０
図ａ，ｂ，ｃ，ｄは、本発明による数字形を有す
るマスク合わせ方式。 １，９……第１のマスクにより形成されるマス
ク合わせ用パターン、２，３，１０……第２のマ
スクにより形成されるマスク合わせ用パターン、
４，５，１１……第３のマスクにより形成される
マスク合わせ用パターン、６，７，１２……第４
のマスクにより形成されるマスク合わせ用パター
ン、８……第５のマスクにより形成されるマスク
合わせ用パターン、１３……Ｎチヤネルサブスト
レート、１４……Ｐチヤネルソース・ドレインを
形成するP+拡散層、１５……Ｎチヤネルソー
ス・ドレインを形成するN+拡散層、１６……ゲ
ート絶縁層、１７……拡散層と金属電極との接合
部、１８……金属電極、１９……絶縁層。
Claims (1)
- １ ソース・ドレイン拡散層を規定するためのマ
スク、前記ソース・ドレイン拡散層と電極との接
触部を規定するたわのマスク、前記電極を規定す
るためのマスク、及び表面保護膜の入出力パツド
上の窓開けを規定するためのマスクを用いる
MOS極電界効果トランジスタの製造方法におい
て、前記ソース・ドレイン拡散層を規定するため
のマスクには、少なくとも前記ソース・ドレイン
拡散層と電極との接触部、前記電極、及び前記表
面保護膜の入出力パツド上の窓開けを規定するた
めの各マスク合せ用パターン形状が設けられてお
り、前記ソース・ドレイン拡散層を規定するため
のマスクにより半導体基板上に形成された前記各
マスク合せ用パターン形状に、前記ソース・ドレ
イン拡散層と電極との接触部、前記電極、及び前
記表面保護膜の入出力パツド上の窓開けを規定す
るためのマスクをそれぞれ重ねることによりマス
ク合せすることを特徴とするMOS型電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183892A JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183892A JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50154219A Division JPS5854496B2 (ja) | 1975-12-24 | 1975-12-24 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078250A Division JPS62271429A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074435A JPS6074435A (ja) | 1985-04-26 |
| JPS6132809B2 true JPS6132809B2 (ja) | 1986-07-29 |
Family
ID=16143636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183892A Granted JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074435A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180710U (ja) * | 1987-05-14 | 1988-11-22 | ||
| JPS6449713U (ja) * | 1987-09-24 | 1989-03-28 | ||
| JPH0425012U (ja) * | 1990-06-26 | 1992-02-28 | ||
| JPH0443616Y2 (ja) * | 1986-12-30 | 1992-10-15 | ||
| JPH0615293B2 (ja) * | 1986-04-16 | 1994-03-02 | ドネリ− コ−ポレイシヨン | パネル組立体を支持体に固着するファスナ |
| JPH06173918A (ja) * | 1992-01-16 | 1994-06-21 | Nifco Inc | クリップ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260223A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置 |
| AU3538599A (en) | 1998-04-28 | 1999-11-16 | Nikon Corporation | Exposure system and method of manufacturing micro device |
-
1984
- 1984-09-03 JP JP59183892A patent/JPS6074435A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0615293B2 (ja) * | 1986-04-16 | 1994-03-02 | ドネリ− コ−ポレイシヨン | パネル組立体を支持体に固着するファスナ |
| JPH0443616Y2 (ja) * | 1986-12-30 | 1992-10-15 | ||
| JPS63180710U (ja) * | 1987-05-14 | 1988-11-22 | ||
| JPS6449713U (ja) * | 1987-09-24 | 1989-03-28 | ||
| JPH0425012U (ja) * | 1990-06-26 | 1992-02-28 | ||
| JPH06173918A (ja) * | 1992-01-16 | 1994-06-21 | Nifco Inc | クリップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074435A (ja) | 1985-04-26 |
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