JPS6132809B2 - - Google Patents
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- JPS6132809B2 JPS6132809B2 JP59183892A JP18389284A JPS6132809B2 JP S6132809 B2 JPS6132809 B2 JP S6132809B2 JP 59183892 A JP59183892 A JP 59183892A JP 18389284 A JP18389284 A JP 18389284A JP S6132809 B2 JPS6132809 B2 JP S6132809B2
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体製造工程に於けるマスク合わ
せ用パターンの形状及びマスク合わせの手段に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to the shape of a pattern for mask alignment and means for mask alignment in a semiconductor manufacturing process.
本発明の目的は、半導体製造上のマスク合わせ
工程に於いて、該工程作業を容易にし、且つ各々
のマスク合わせ工程により累積される半導体構成
パターン相互のずれを減少させ、製造工程上の精
度向上を図つた半導体製造工程に関する。
An object of the present invention is to facilitate the mask alignment process in semiconductor manufacturing, reduce the mutual deviation between semiconductor constituent patterns accumulated in each mask alignment process, and improve precision in the manufacturing process. The present invention relates to a semiconductor manufacturing process that achieves
一般にマスク合わせ工程に於ては、或る工程で
製造される層に第１図ａの如きパターンが形成さ
れ、次の層を形成する工程に用いられるマスクに
含まれる同図ｂの如きマスク合わせ用パターンを
重ねることにより各層間のアライメントがなされ
る。
Generally, in the mask alignment process, a pattern as shown in Figure 1a is formed on a layer manufactured in a certain process, and a pattern as shown in Figure 1B is included in the mask used in the process of forming the next layer. Alignment between each layer is achieved by overlapping the patterns.
従来のマスク合わせ工程に於けるマスク合わせ
用パターン形状は、第２図ａ，ｂ，ｃの如き形状
を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね
合わせてマスク合わせを行い、該第２のマスクに
より同時に半導体基板上に形成されるパターン３
に第３のマスクに含まれるパターン４を重ね合わ
せて、該第３のマスクのマスク合わせを行い、以
後同様に第４，第５等のマスクのマスク合わせを
行なつている。然るにこの手段を用いると、各々
のマスク合わせ工程に於けるマスク合わせ用パタ
ーンがすべて同一形状である為、該工程作業にお
けるマスク合わせ位置の判別が不明確となり、内
部半導体構成パターンで比較確認せねばならず作
業能率の低下を招いている。 The shape of the pattern for mask matching in the conventional mask matching process has the shape as shown in FIG. 2 and perform mask alignment, and pattern 3 is simultaneously formed on the semiconductor substrate using the second mask.
The pattern 4 included in the third mask is superimposed on the third mask to perform mask alignment of the third mask, and thereafter mask alignment of the fourth, fifth, etc. masks is performed in the same manner. However, if this method is used, since all the mask alignment patterns in each mask alignment process have the same shape, it becomes unclear to determine the mask alignment position in the process, and it is necessary to compare and confirm with the internal semiconductor configuration pattern. This causes a decline in work efficiency.
一方防止策として、前記欠点を補うべく第３図
に示されるように同一箇所にマスク合わせ用パタ
ーンを形成し、第１のマスクにより形成されるパ
ターン９に第２のマスクに含まれるパターン１０
を重ね合わせ、更にパターン１０に第３のマスク
に含まれるパターン１１を順次重ね合わせる手段
も用いられている。 On the other hand, as a preventive measure, in order to compensate for the above-mentioned defects, a pattern for mask alignment is formed at the same location as shown in FIG.
A method is also used in which the patterns 10 and 11 included in the third mask are sequentially superimposed on the pattern 10.
然るに、前記マスク合わせ手段は単に一段階前
の工程に用いられたマスクにより形成されるパタ
ーンを基準としてマスク合わせを行う為、製造工
程の進展にともない各マスク合わせに於て生じた
ずれによる誤差は累積され、累積誤差は最悪値で
（１回のマスク合わせによつて生じる誤差）×（マ
スク総数−１）となる。 However, since the mask alignment means simply performs mask alignment based on the pattern formed by the mask used in the previous step, errors due to deviations that occur in each mask alignment as the manufacturing process progresses are The worst value of the cumulative error is (error caused by one mask alignment) x (total number of masks - 1).
具体的一例として相補型MOS電界効果トラン
ジスタ製造工程の一部に関して述べる。 As a specific example, a part of the manufacturing process of a complementary MOS field effect transistor will be described.
相補型MOS電界効果トランジスタは、一般に
第４図に示す如き構造にあり、同図における構造
を得る為には少なくともＮチヤネルサブストレー
ト１３、Ｐチヤネルソース・ドレインを形成する
P+拡散層１４、Ｎチヤネルソース・ドレインを
形成するN+拡散層１５、ゲート絶縁層１６、拡
散層と金属電極との接触部１７、金属電極１８、
表面保護膜の入出力パツド上の窓開けの各々を形
成する７枚のマスクが必要となり、また通常N+
拡散層はP+拡散層より拡散係数が小さい為、該
P+拡散層より後に形成され、且つ各々は前記の
順に形成されるものと仮定する。 A complementary MOS field effect transistor generally has a structure as shown in FIG. 4, and to obtain the structure shown in FIG. 4, at least an N channel substrate 13 and a P channel source/drain are formed.
P + diffusion layer 14, N + diffusion layer 15 forming the N channel source/drain, gate insulating layer 16, contact portion 17 between the diffusion layer and metal electrode, metal electrode 18,
Seven masks are required to form each of the apertures on the input and output pads of the surface overcoat, and are typically N +
The diffusion layer has a smaller diffusion coefficient than the P + diffusion layer, so
It is assumed that they are formed after the P + diffusion layer and that they are formed in the order described above.
前述の如く、従来の相補型MOS電界効果トラ
ンジスタ製造工程に於けるマスク合わせの際、任
意の製造工程に於て用いられるマスクは、単に該
工程一般階前に用いられたマスクにより形成され
るマスク合わせ用パターンを基準としてマスク合
わせを行う為、前記MOS電界効果トランジスタ
を製造する場合、Ｐチヤネルソース・ドレン拡散
層１４を形成する時マスク合わせの基準となるマ
スクは、Ｎチヤネルサブストレート１３を形成す
るパターンを有するマスクであり、またＮチヤネ
ルソース・ドレイン拡散層１５を形成する時マス
ク合わせの基準はＰチヤネルソース・ドレイン拡
散層１４を形成するパターンを有するマスクであ
り、更にゲート絶縁層１６を形成する時マスク合
わせの基準は、Ｎチヤネルソース・ドレイン拡散
層１５を形成するパターンを有するマスクであ
る。以後すべての工程に於て同様に該工程一段階
前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じた誤差は累
積され得る。
As mentioned above, during mask alignment in the conventional complementary MOS field effect transistor manufacturing process, the mask used in any manufacturing process is simply the mask formed by the mask used before the general stage of the process. Since mask alignment is performed using the alignment pattern as a reference, when manufacturing the MOS field effect transistor, the mask used as a reference for mask alignment when forming the P channel source/drain diffusion layer 14 is the mask that forms the N channel substrate 13. In addition, when forming the N-channel source/drain diffusion layer 15, the mask alignment standard is a mask having a pattern for forming the P-channel source/drain diffusion layer 14, and the gate insulating layer 16. The standard for mask alignment during formation is a mask having a pattern for forming the N-channel source/drain diffusion layer 15. Since mask alignment is similarly performed in all subsequent steps using the mask used one step before the step as a reference, errors occurring in each mask alignment can be accumulated.
その一例として、ソース・ドレイン拡散層１
４、ゲート絶縁層１６、金属電極１８からなるチ
ヤネル部分をパターン設計上第５図のように配置
にした場合に関して考慮すれば、従来のマスク合
わせ方式では各マスク合わせ工程に於て一方向に
ずれが生じた場合、ずれによる誤差は累積され第
６図に示されるようにパターン設計上第５図の如
く考慮されたソース・ドレイン拡散層１４と金属
電極１８の重なりを得ることが出来ずチヤネル形
成が困難になる。 As an example, source/drain diffusion layer 1
4. Considering the case where the channel portion consisting of the gate insulating layer 16 and the metal electrode 18 is arranged as shown in FIG. If this occurs, errors due to misalignment will accumulate, and as shown in FIG. 6, it will not be possible to obtain the overlap between the source/drain diffusion layer 14 and the metal electrode 18, which was considered in the pattern design as shown in FIG. 5, and a channel will be formed. becomes difficult.
従つて半導体生産歩留りを向上させる為にこう
したアライメント精度から発生する累積誤差を考
慮し余裕のあるパターンを設計せねばならず、集
積度の低下、更には生産性降下の一因となつてい
た。 Therefore, in order to improve the semiconductor production yield, it is necessary to design a pattern with a margin in consideration of the accumulated errors caused by the alignment accuracy, which is a cause of a decrease in the degree of integration and further a decrease in productivity.
本発明は、かかる欠点を除去したもので、ソー
ス・ドレイン拡散層を規定するためのマスク、前
記ソース・ドレイン拡散層と電極との接触部を規
定するためのマスク、前記電極を規定するための
マスク、及び表面保護膜の入出力パツド上の窓開
けを規定するためのマスクを用いるMOS型電界
効果トランジスタの製造方法において、前記ソー
ス・ドレイン拡散層を規定するためのマスクに
は、少なくとも前記ソース・ドレイン拡散層と電
極との接触部、前記電極、及び表面保護膜の入出
力パツド上の窓開けを規定するための各マスク合
せ用パターン形状が設けられており、前記ソー
ス・ドレイン拡散層を規定するためのマスクによ
り半導体基板上に形成された前記各マスク合せ用
パターン形状に、前記ソース・ドレイン拡散層と
電極との接触部、前記電極、及び前記表面保護膜
の入出力パツド上の窓開けを規定するためのマス
クをそれぞれ重ねることによりマスク合せするこ
とを特徴とするMOS型電界効果トランジスタの
製造方法を提供するものである。
The present invention eliminates such drawbacks, and includes a mask for defining the source/drain diffusion layer, a mask for defining the contact portion between the source/drain diffusion layer and the electrode, and a mask for defining the electrode. In a method for manufacturing a MOS field effect transistor using a mask and a mask for defining window openings on input/output pads of a surface protective film, the mask for defining the source/drain diffusion layer includes at least the source - Each mask alignment pattern shape is provided to define the contact area between the drain diffusion layer and the electrode, the electrode, and the opening on the input/output pad of the surface protection film. In each of the mask matching pattern shapes formed on the semiconductor substrate using a mask for defining, contact portions between the source/drain diffusion layer and the electrodes, the electrodes, and windows on the input/output pads of the surface protection film are formed. The present invention provides a method for manufacturing a MOS type field effect transistor, characterized in that masks are overlapped to define an opening, and the masks are aligned.
相補型MOS電界効果トランジスタ製造工程に
於ける本発明によるマスク合わせの手段は、第８
図の如き形状によるマスク合せ用パターンを用
い、同図のａの如く形成されたパターンに同図の
ｂの如きパターンを重ねる手段を採用し、または
第９図ａ〜ｄ或いは第１０図ａ〜ｄに示したパタ
ーンを用い、第２のマスク即ち、前述した相補型
MOS電界効果トランジスタ製造工程に従えば、
Ｐチヤネルソース・ドレイン拡散層を形成する為
に用いられるマスクは、第１のＮチヤネルサブス
トレートを形成する為のマスクに含まれるパター
ンを基準としてマスク合わせを行い、Ｎチヤネル
ソース・ドレイン拡散層を形成する工程以後、第
３から第７のマスクはすべて、第２のマスクによ
り形成されたマスク合わせ用パターンを基準とし
て該工程を行う方法である。従つて、第１から第
７の該工程に於けるアライメント操作による誤差
は、累積され得ず、その結果該トランジスタ製造
としてのアライメント精度が向上し、設計上過度
な余裕をとる必要がなく、設計の自由度が増し、
集積度の向上が得られる。
The means for mask alignment according to the present invention in the manufacturing process of complementary MOS field effect transistors is as follows.
Using a pattern for mask matching having a shape as shown in the figure, a method is adopted in which a pattern as shown in b in the same figure is superimposed on a pattern formed as in a in the figure, or in FIGS. Using the pattern shown in d, the second mask, i.e. the complementary type described above.
According to the MOS field effect transistor manufacturing process,
The mask used to form the P-channel source/drain diffusion layer is aligned using the pattern included in the mask for forming the first N-channel substrate as a reference, and the N-channel source/drain diffusion layer is After the step of forming the third to seventh masks, the steps are performed based on the mask alignment pattern formed by the second mask. Therefore, errors caused by alignment operations in the first to seventh steps cannot be accumulated, and as a result, the alignment accuracy in manufacturing the transistor is improved, there is no need to take an excessive margin in design, and the design The degree of freedom of
An improvement in the degree of integration can be obtained.
具体例として、前例に掲げた第５図の如き配置
に於ては、第７図に示されるようにゲート絶縁層
１６を形成する時、マスク合わせの基準となるマ
スクは、ソース・ドレイン拡散層１４を形成する
パターンを有するマスクであり、また金属電極１
８を形成する際に於ても、ソース・ドレイン拡散
層１４を形成するパターンを有するマスクを基準
とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ずれによる誤差は累積さ
れず、一回の該工程に於ける誤差に対する余裕を
もつた設計を行えば、所定のパターン構成を得る
ことが出来る。 As a specific example, in the arrangement shown in FIG. 5 in the previous example, when forming the gate insulating layer 16 as shown in FIG. 7, the mask that serves as the reference for mask alignment is the source/drain diffusion layer 14, and a mask having a pattern forming a metal electrode 1
8, since the mask having the pattern for forming the source/drain diffusion layer 14 is used as a reference, even if the maximum deviation occurs in each mask alignment process, the error due to the deviation will be small. A predetermined pattern configuration can be obtained by designing with a margin for errors in a single process without accumulation.
本発明によるマスク合わせ用パターンの形状を
採用し、更に相補型MOS電界効果トランジスタ
製造に於て、第２のソース・ドレイン拡散層を形
成する為に用いられるマスクをマスク合わせの基
準とすることにより、マスク合わせ工程に於ける
作業能率を上げ集積度の向上、更には生産性の向
上が図れる。 By adopting the shape of the pattern for mask alignment according to the present invention and further using the mask used for forming the second source/drain diffusion layer as a reference for mask alignment in manufacturing complementary MOS field effect transistors, , it is possible to increase work efficiency in the mask alignment process, improve the degree of integration, and further improve productivity.
〔効果〕
以上の如く本発明は、ソース・ドレイン拡散層
形成用のマスクを基準にし、このマスクに複数個
の目合せパターンを形成し、以降のマスクのパタ
ーンは上記基準マスクにより形成された目合せパ
ターンに重ねるようにしたから、全てが、ソー
ス・ドレイン拡散層を基準にしてパターニングが
形成できるので、アライメント操作による誤差が
累積され得ず、アライメント精度が向上し、従つ
て、設計上過度な余裕をとる必要がないので、設
計の自由度が増し、集積度を向上する効果が得ら
れる。[Effects] As described above, the present invention uses a mask for forming source/drain diffusion layers as a reference, forms a plurality of alignment patterns on this mask, and subsequent mask patterns are formed using the alignment patterns formed by the reference mask. By overlapping the alignment pattern, all patterning can be formed based on the source/drain diffusion layer, so errors due to alignment operations cannot be accumulated, improving alignment accuracy, and thus avoiding excessive design. Since there is no need to provide a margin, the degree of freedom in design increases and the degree of integration can be improved.
第１図ａ，ｂは、従来のマスク合わせ用パター
ンの形状。第２図ａ〜ｃは、従来のマスク合わせ
方式の一例。第３図は、従来のマスク合わせ方式
の他の例。第４図は、一般的な相補型MOS型電
界効果トランジスタの構造断面図。第５図は、相
補型MOS電界効果トランジスタのチヤネル部に
於けるソース・ドレイン拡散層及びゲート金属の
配置図の一例。第６図は、従来のマスク合わせ手
段によりずれを生じた第５図に於けるチヤネル
部。第７図は、本発明によるマスク合わせ手段を
用いる場合の第５図に於けるチヤネル部。第８図
ａ，ｂは、本発明によるマスク合わせ用パターン
の形状。第９図ａ，ｂ，ｃ，ｄは、本発明による
異なつた形状を有するマスク合わせ方式。第１０
図ａ，ｂ，ｃ，ｄは、本発明による数字形を有す
るマスク合わせ方式。
１，９……第１のマスクにより形成されるマス
ク合わせ用パターン、２，３，１０……第２のマ
スクにより形成されるマスク合わせ用パターン、
４，５，１１……第３のマスクにより形成される
マスク合わせ用パターン、６，７，１２……第４
のマスクにより形成されるマスク合わせ用パター
ン、８……第５のマスクにより形成されるマスク
合わせ用パターン、１３……Ｎチヤネルサブスト
レート、１４……Ｐチヤネルソース・ドレインを
形成するP+拡散層、１５……Ｎチヤネルソー
ス・ドレインを形成するN+拡散層、１６……ゲ
ート絶縁層、１７……拡散層と金属電極との接合
部、１８……金属電極、１９……絶縁層。
Figures 1a and 1b show the shapes of conventional mask alignment patterns. FIGS. 2a to 2c show an example of a conventional mask alignment method. FIG. 3 shows another example of the conventional mask alignment method. FIG. 4 is a cross-sectional view of the structure of a general complementary MOS field effect transistor. FIG. 5 is an example of a layout diagram of source/drain diffusion layers and gate metal in a channel portion of a complementary MOS field effect transistor. FIG. 6 shows the channel portion in FIG. 5 that has been misaligned due to conventional mask alignment means. FIG. 7 shows the channel section in FIG. 5 when using the mask alignment means according to the present invention. FIGS. 8a and 8b show the shape of a pattern for mask alignment according to the present invention. FIGS. 9a, b, c, and d show mask matching methods having different shapes according to the present invention. 10th
Figures a, b, c, and d show mask alignment methods with numerical shapes according to the present invention. 1, 9...Mask alignment pattern formed by the first mask, 2, 3, 10...Mask alignment pattern formed by the second mask,
4, 5, 11... mask alignment pattern formed by the third mask, 6, 7, 12... fourth
8...Mask alignment pattern formed by the fifth mask, 13...N channel substrate, 14...P + diffusion layer forming P channel source/drain. , 15... N + diffusion layer forming an N channel source/drain, 16... gate insulating layer, 17... junction between the diffusion layer and metal electrode, 18... metal electrode, 19... insulating layer.
Claims (1)
スク、前記ソース・ドレイン拡散層と電極との接
触部を規定するたわのマスク、前記電極を規定す
るためのマスク、及び表面保護膜の入出力パツド
上の窓開けを規定するためのマスクを用いる
MOS極電界効果トランジスタの製造方法におい
て、前記ソース・ドレイン拡散層を規定するため
のマスクには、少なくとも前記ソース・ドレイン
拡散層と電極との接触部、前記電極、及び前記表
面保護膜の入出力パツド上の窓開けを規定するた
めの各マスク合せ用パターン形状が設けられてお
り、前記ソース・ドレイン拡散層を規定するため
のマスクにより半導体基板上に形成された前記各
マスク合せ用パターン形状に、前記ソース・ドレ
イン拡散層と電極との接触部、前記電極、及び前
記表面保護膜の入出力パツド上の窓開けを規定す
るためのマスクをそれぞれ重ねることによりマス
ク合せすることを特徴とするMOS型電界効果ト
ランジスタの製造方法。1 A mask for defining the source/drain diffusion layer, a vertical mask for defining the contact portion between the source/drain diffusion layer and the electrode, a mask for defining the electrode, and input/output pads of the surface protective film. Using a mask to define the upper window opening
In the method for manufacturing a MOS polar field effect transistor, the mask for defining the source/drain diffusion layer includes at least the contact portion between the source/drain diffusion layer and the electrode, the electrode, and the input/output of the surface protective film. Each mask alignment pattern shape is provided to define a window opening on the pad, and each mask alignment pattern shape formed on the semiconductor substrate by the mask for defining the source/drain diffusion layer is provided. , a MOS characterized in that the masks are overlapped to define the contact portion between the source/drain diffusion layer and the electrode, the electrode, and the window opening on the input/output pad of the surface protective film, respectively. Method of manufacturing type field effect transistor.
Priority Applications (1)
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| JP59183892A JPS6074435A (en) | 1984-09-03 | 1984-09-03 | Manufacture of semiconductor device |
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Family Applications (1)
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| JPH06173918A (en) * | 1992-01-16 | 1994-06-21 | Nifco Inc | Clip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074435A (en) | 1985-04-26 |
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