JPH01120017A - Pattern formation - Google Patents

Pattern formation

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JPH01120017A
JPH01120017A JP62277891A JP27789187A JPH01120017A JP H01120017 A JPH01120017 A JP H01120017A JP 62277891 A JP62277891 A JP 62277891A JP 27789187 A JP27789187 A JP 27789187A JP H01120017 A JPH01120017 A JP H01120017A
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JP
Japan
Prior art keywords
pattern
respect
substrate
photomask
aligned
Prior art date
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Pending
Application number
JP62277891A
Other languages
Japanese (ja)
Inventor
Osamu Hanagasaki
花ケ崎 治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
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Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP62277891A priority Critical patent/JPH01120017A/en
Publication of JPH01120017A publication Critical patent/JPH01120017A/en
Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

PURPOSE:To minimize position shift of patterns and to enhance integration, by aligning the photomask to be used for the formation of a third pattern in the direction different from the predetermined direction with respect to both a first and second patterns in the first, second and third patterns being in this order formed. CONSTITUTION:A first pattern is formed on a substrate, and a second pattern is then formed on the substrate using a first photomask aligned with respect to the first pattern. Subsequently, a third pattern is formed on the substrate using a second photomask which is aligned in the predetermined direction with respect to said second pattern and is aligned in the direction different from the predetermined direction with respect to said first pattern. For example, when a contact hole 20A for a source of MOS type memory cells is formed, for the alignment of photomasks, the alignment mark of x-axis direction, which is formed by means of the mask for forming a gate pattern, is used as a reference for an x direction. On the other hand, the alignment mark of y direction, which is formed by means of the mask for forming an active region, is used as a reference for a y direction.

Description

【発明の詳細な説明】 [産業上の利用分野1 この発明は、半導体装置等の製造に用いられるパターン
形成方法の改良に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field 1] The present invention relates to improvements in pattern forming methods used in manufacturing semiconductor devices and the like.

[発明の概要] この発明は、基板上にホトマスク等を用いて第1、第2
及び第3のパターンを順次に形成する場合において、第
3のパターンの形成に用いられるホトマスクを第1及び
第2のパターンに関して異なる方向に位置合せすること
により集積度の向上を図ったものである。
[Summary of the Invention] The present invention provides a first and second
In the case where the third pattern is sequentially formed, the degree of integration is improved by aligning the photomask used for forming the third pattern in different directions with respect to the first and second patterns. .

[従来の技術] 一般に、半導体装置等の製造に際しては、絶縁材パター
ン、開ロバターン、電極材パターン等をホトマスク等を
用いて順次に形成する方法が広く採用されている。
[Prior Art] Generally, in manufacturing semiconductor devices and the like, a method of sequentially forming an insulating material pattern, an open pattern, an electrode material pattern, etc. using a photomask or the like is widely adopted.

このような方法にあっては、例えば第1、第2及び第3
のパターンを基板上に順次に形成する場合、第2及び第
3のパターンの形成にそれぞれ用いられるホトマスクは
いずれも第1のパターンに関して位置合せされるのが普
通であった。
In such a method, for example, the first, second and third
When sequentially forming patterns on a substrate, the photomasks used to form each of the second and third patterns were typically aligned with respect to the first pattern.

[発明が解決しようとする問題点] 上記した従来法によると、第3のパターンは、第1のパ
ターンを介して間接的に第2のパターンとの位置関係を
規制されるため、第2のパターンに対する位置ずれが相
当大きくなる。このため、レイアウト上は、かような位
置ずれを見込んでマージンをとっておく必要があり、集
積度が低下する不都合があった。
[Problems to be Solved by the Invention] According to the above-mentioned conventional method, the positional relationship of the third pattern with the second pattern is indirectly regulated via the first pattern. The positional deviation with respect to the pattern becomes considerably large. For this reason, in terms of layout, it is necessary to provide a margin in anticipation of such positional deviation, which has the disadvantage of reducing the degree of integration.

[問題点を解決するための手段] この発明の目的は、パターン位置ずれを最小にして集積
度の向上を図ることにある。
[Means for Solving the Problems] An object of the present invention is to improve the degree of integration by minimizing pattern positional deviation.

この発明によるパターン形成方法は、基板上に第1のパ
ターンを形成した後、この第1のパターンに関して位置
合せされた第1のホトマスクを用いて第2のパターンを
形成し、この後筒2のパターンに関して所定方向(例え
ばX方向)に位置合せされ且つ第1のパターンに関して
該所定方向とは異なる方向(例えばX方向に直交するX
方向)に位置合せされた第2のホトマスクを用いて第3
のパターンを形成することを特徴とするものである。
In the pattern forming method according to the present invention, after forming a first pattern on a substrate, a second pattern is formed using a first photomask aligned with respect to the first pattern, and then a second pattern is formed on the tube 2. Aligned in a predetermined direction (for example, the X direction) with respect to the pattern, and aligned in a direction different from the predetermined direction (for example, the
direction) using the second photomask aligned in the third direction.
It is characterized by forming a pattern of.

[作 用] この発明のパターン形成方法によると、第3のパターン
は、例えばX方向については第2のパターンとの位置ず
れが最小となり、X方向については第1のパターンとの
位置ずれが最小となる。
[Function] According to the pattern forming method of the present invention, the third pattern has a minimum positional deviation from the second pattern in the X direction, and a minimum positional deviation from the first pattern in the X direction. becomes.

このため、従来に比べてレイアウト上のマージンが少な
くて済み、集積度の向上が可能となる。
Therefore, the layout margin is smaller than in the past, and the degree of integration can be improved.

[実施例] 第1図は、この発明をMOS型ROMの製造に適用した
一実施例を説明するためのもので、MO3型メモリセル
の平面配置を示している。そして、第1図のA−A ’
線断面及びB−B ′線断面はそれぞれ第2図及び第3
図に示されている。
[Embodiment] FIG. 1 is for explaining an embodiment in which the present invention is applied to the manufacture of a MOS type ROM, and shows a planar arrangement of MO3 type memory cells. And A-A' in Figure 1
The cross section along the line and the cross section along the line B-B' are shown in Figures 2 and 3, respectively.
As shown in the figure.

これらの図を参照してMOS型ROMの製造過程を述べ
る。
The manufacturing process of the MOS type ROM will be described with reference to these figures.

まず、P型シリコン等からなる半導体基板10の表面を
薄く酸化した後、その上にCVD (ケミカル・ベーパ
ー・デポジション)法等によりシリコンナイトライド膜
を被着する。そして、このシリコンナイトライド膜を周
知のホトリソグラフィ技術により所望のアクティブ領域
配置孔12Aに対応する部分が残るようにパターニング
する。
First, the surface of a semiconductor substrate 10 made of P-type silicon or the like is thinly oxidized, and then a silicon nitride film is deposited thereon by a CVD (chemical vapor deposition) method or the like. Then, this silicon nitride film is patterned using a well-known photolithography technique so that a portion corresponding to the desired active region arrangement hole 12A remains.

次に、残存するシリコンナイトライド膜部分をマスクと
して選択酸化処理を実行することにより基板上面にシリ
コンオキサイドからなるフィールド絶縁膜12を形成す
る。この後、マスク用のシリコンナイトライド膜及びそ
の下の薄いシリコンオキサイド膜を除去する。この結果
、フィールド絶縁膜12には、アクティブ領域配置孔1
2Aが形成される。
Next, by performing selective oxidation using the remaining silicon nitride film portion as a mask, a field insulating film 12 made of silicon oxide is formed on the upper surface of the substrate. After this, the silicon nitride film for the mask and the thin silicon oxide film thereunder are removed. As a result, the field insulating film 12 has active region arrangement holes 1
2A is formed.

なお、上記したシリコンナイトライドのパターニングの
際には、その処理を流用して基板上適宜の個所にX方向
及びX方向の位置合せ用マークを形成しておく。
In addition, when patterning the silicon nitride described above, the process is used to form alignment marks in the X direction and in the X direction at appropriate locations on the substrate.

次に、アクティブ領域配置孔12A内の半導体表面を酸
化してシリコンオキサイドからなるゲート絶縁膜を形成
する。そして、ゲート絶縁膜上には、CVD法等により
ポリシリコン層を形成する。この後、所望のゲートパタ
ーンを有するホトマスクを用いるホトリソグラフィ処理
によりポリシリコン層をパターニングすることによりア
クティブ領域配置孔12Aと直交する形のゲート電極層
14G +及び14G2を形成する。この場合、ホトマ
スクの位置合せには、前述したX方向及びX方向のマー
クを基準として用いる。
Next, the semiconductor surface within the active region arrangement hole 12A is oxidized to form a gate insulating film made of silicon oxide. Then, a polysilicon layer is formed on the gate insulating film by a CVD method or the like. Thereafter, the polysilicon layer is patterned by photolithography using a photomask having a desired gate pattern, thereby forming gate electrode layers 14G+ and 14G2 perpendicular to the active region arrangement hole 12A. In this case, the aforementioned X-direction and X-direction marks are used as references for alignment of the photomask.

なお、上記したポリシリコンのパターニングの際には、
その処理を流用して基板上適宜の個所にX方向及びX方
向の位置合せ用マークを形成しておく。
In addition, when patterning the polysilicon described above,
Using this process, alignment marks in the X direction and in the X direction are formed at appropriate locations on the substrate.

次に、フィールド絶縁膜12並びにゲート電極層14G
 +及び14G2 をマスクとしてリン等のN型決定不
純物を基板中に選択的にドープすることによりN・型ソ
ース領域1B、 N・型ドレイン領域180 r及び1
8D2を形成する。
Next, field insulating film 12 and gate electrode layer 14G
+ and 14G2 are used as masks to selectively dope N-type determining impurities such as phosphorus into the substrate, thereby forming an N-type source region 1B and an N-type drain region 180r and 1.
Form 8D2.

この後、基板上面にCVD法等によりリンケイ酸ガラス
等の絶縁膜を被着する。そして、所望のソースコンタク
トパターンを有するホトマスクを用いるホトリソグラフ
ィ処理により絶縁膜20にソース用のコンタクト孔2O
Aを形成する。この場合、ホトマスクの位置合せに際し
ては、X方向についてはゲートパターン形成用マスクで
作られたX方向の位置合せマークを基準として用い、y
方向についてはアクティブ領域形成用マスクで作られた
y方向の位置合せヤークを基準として用いる。このよう
にすると、コンタクト孔2OAとゲート電極層14G2
  (又は14G+)との距離a(第2図参照)のずれ
量を最小にできると共に、コンタクト孔2OAとアクテ
ィブ領域配置孔12AのX方向の辺との距離b(第3図
参照)のずれ量を最小にできる。従って、距離a及びb
のずれ量の減少分に対応してレイアウト上のマージンを
少なくすることができる。
Thereafter, an insulating film such as phosphosilicate glass is deposited on the upper surface of the substrate by CVD or the like. Then, a source contact hole 2O is formed in the insulating film 20 by photolithography using a photomask having a desired source contact pattern.
Form A. In this case, when aligning the photomask, use the alignment mark in the X direction made with the gate pattern forming mask as a reference for the X direction, and
Regarding the direction, the y-direction alignment mark made with the active region forming mask is used as a reference. In this way, the contact hole 2OA and the gate electrode layer 14G2
(or 14G+) (see Figure 2) can be minimized, and the amount of deviation between the contact hole 2OA and the side in the X direction of the active area arrangement hole 12A (b) (see Figure 3) can be minimized. can be minimized. Therefore, the distances a and b
The margin on the layout can be reduced in accordance with the decrease in the amount of deviation.

[発明の効果] 以上のように、この発明によれば、レイアウト上のマー
ジンが少なくて済む分だけ集積度を高めることができ、
特にROM等のように繰り返しパターンが半導体チップ
の大部分を占有するような場合にこの発明を適用すれば
チップ面積の減少が可能となる効果が得られるものであ
る。
[Effects of the Invention] As described above, according to the present invention, the degree of integration can be increased by reducing the layout margin,
Particularly, if the present invention is applied to a case where a repeated pattern occupies most of a semiconductor chip, such as in a ROM, the chip area can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の一実施例を説明するためのMO3
型メモリセルの平面図、 第2図は、第1図のA−A ’線に沿う断面図、第3図
は、第1図のB−B ’線に沿う断面図である。 10・・・半導体基板、12・・・フィールド絶縁膜、
12A・・・アクティブ領域配置孔、14G+  、 
14G2・・・ゲート電極層、16・・・ソース領域、
 1801  、18D2・・・ドレイン領域、20・
・・絶縁膜、2OA・・・コンタクト孔。
FIG. 1 shows an MO3 for explaining one embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA' in FIG. 1, and FIG. 3 is a cross-sectional view taken along line B-B' in FIG. 1. 10... Semiconductor substrate, 12... Field insulating film,
12A...active area arrangement hole, 14G+,
14G2...gate electrode layer, 16...source region,
1801, 18D2... drain region, 20.
...Insulating film, 2OA...contact hole.

Claims (1)

【特許請求の範囲】 (a)基板上に第1のパターンを形成する工程と、 (b)前記第1のパターンに関して位置合せされた第1
のホトマスクを用いて前記基板上に第2のパターンを形
成する工程と、 (c)前記第2のパターンに関して所定方向に位置合せ
されると共に前記第1のパターンに関して該所定方向と
は異なる方向に位置合せされた第2のホトマスクを用い
て前記基板上に第3のパターンを形成する工程と を含むパターン形成法。
Claims: (a) forming a first pattern on a substrate; (b) a first pattern aligned with respect to the first pattern;
forming a second pattern on the substrate using a photomask; (c) aligned in a predetermined direction with respect to the second pattern and in a direction different from the predetermined direction with respect to the first pattern; forming a third pattern on the substrate using an aligned second photomask.
JP62277891A 1987-11-02 1987-11-02 Pattern formation Pending JPH01120017A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347742B2 (en) * 1999-06-14 2002-02-19 International Business Machines Corporation Variable focal length lenses
JP2012182216A (en) * 2011-02-28 2012-09-20 Fujitsu Semiconductor Ltd Method of manufacturing semiconductor device

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