JPH0671070B2 - Method of manufacturing semiconductor memory device - Google Patents
Method of manufacturing semiconductor memory deviceInfo
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- JPH0671070B2 JPH0671070B2 JP59142335A JP14233584A JPH0671070B2 JP H0671070 B2 JPH0671070 B2 JP H0671070B2 JP 59142335 A JP59142335 A JP 59142335A JP 14233584 A JP14233584 A JP 14233584A JP H0671070 B2 JPH0671070 B2 JP H0671070B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に関し、特にフローティングゲ
ートを有する構造のメモリセルと高速型の周辺回路とを
備える半導体記憶装置およびその製造方法に関するもの
である。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including a memory cell having a structure having a floating gate and a high-speed peripheral circuit, and a manufacturing method thereof.
半導体記憶装置の高速化の面ではワード線材料つまりMO
SFETを構成するゲート電極材料をこれまでの多結晶シリ
コンからなる金属（メタル）或いは金属硅化物（メタル
シリサイド）に変える試みがなされている。In terms of increasing the speed of semiconductor memory devices, word line material or MO
Attempts have been made to change the gate electrode material forming the SFET to a conventional metal (metal) or metal silicide (metal silicide) made of polycrystalline silicon.
メモリセルにフローティングゲートとコントロールゲー
トの二重ゲート構造の所謂EPROM素子を有する半導体記
憶装置では、前記コントロールゲートをメタルやメタル
シリサイドで構成することが考えられる。In a semiconductor memory device having a so-called EPROM element having a double gate structure of a floating gate and a control gate in a memory cell, it is considered that the control gate is made of metal or metal silicide.
本発明者はEPROMをさらに高速化するために、同一層の
メタル又はメタルシリサイドでコントロールゲートおよ
び周辺回路のMOSFETのゲート電極を形成するための、以
下の２つの製造方法を考えた。The present inventor has considered the following two manufacturing methods for forming the control gate and the gate electrode of the MOSFET of the peripheral circuit with the same layer of metal or metal silicide in order to further speed up the EPROM.
しかしながら、このような構造の半導体記憶装置を実際
に製造するに際しては、以下のような特性上，工程上，
微細加工上の種々の問題が生じた。However, when actually manufacturing a semiconductor memory device having such a structure, the following characteristics, processes, and
Various problems in microfabrication have occurred.
即ち、第１の製造工程の案は、第４図（Ａ）に示す方法
である。シリコン基板１のメモリセル部Ｍ上にSiO2膜
２、ポリシリコン膜（フローティングゲート膜）３、ゲ
ート間SiO2膜4a、ポリシリコン膜およびMoSi2膜（モリ
ブシリサイド：コントロールゲート膜）5aを積層形成す
る。一方、周辺回路部Ｓ上にはSiO2膜4bとポリシリコン
膜およびMOSi2膜5bを形成する。これを同図（Ｂ）のよ
うにフォトレジスト６をマスクとして前述の膜を同時に
パターンエッチングする。ところが、この方法ではコン
トロールゲートとなるポリシリコン膜およびMoSi2膜5a,
5bとゲート間SiO2膜4aおよびSiO2膜4bをエッチングした
時点で、周辺回路部Ｓのシリコン基板１主面が露呈され
てしまう。このため、以後のポリシリコン膜３等のエッ
チング時にシリコン基板１主面がダメージを受け、MOS
トランジスタの特性劣化を生じる。That is, the first manufacturing process is the method shown in FIG. A SiO 2 film 2, a polysilicon film (floating gate film) 3, an inter-gate SiO 2 film 4a, a polysilicon film and a MoSi 2 film (morib silicide: control gate film) 5a are laminated on the memory cell portion M of the silicon substrate 1. Form. On the other hand, the SiO 2 film 4b, the polysilicon film and the MOSi 2 film 5b are formed on the peripheral circuit portion S. This is pattern-etched at the same time with the photoresist 6 as a mask as shown in FIG. However, in this method, the polysilicon film and the MoSi 2 film 5a which will be the control gate,
The main surface of the silicon substrate 1 of the peripheral circuit section S is exposed at the time when the 5b and the SiO 2 film 4a between the gates and the SiO 2 film 4b are etched. Therefore, the main surface of the silicon substrate 1 is damaged during the subsequent etching of the polysilicon film 3, etc.
The characteristic of the transistor is deteriorated.
第２の製造工程の案は第５図（Ａ），（Ｂ）に示す方法
である。メモリセル部Ｍと周辺回路Ｓに夫々順序的にフ
ォトレジストのマスク7,8を形成して各部のゲートのパ
ターンエッチングを個々に行なう。しかし、この方法で
は高精度なフォトレジストのパターニングおよびこれを
利用したMoSi2膜のエッチングを夫々２回行なわなけれ
ばならない。このため、工程が煩雑なものになる。ま
た、２回の微細なフォトリソグラフィの夫々の位置合せ
誤差が重畳され易く、素子パターンの微細化、換言すれ
ば高集積化が阻害される。The second manufacturing process is the method shown in FIGS. 5 (A) and 5 (B). Photoresist masks 7 and 8 are sequentially formed in the memory cell portion M and the peripheral circuit S, respectively, and pattern etching of the gate of each portion is performed individually. However, this method requires highly precise patterning of the photoresist and etching of the MoSi 2 film using the patterning twice. Therefore, the process becomes complicated. Further, the respective positioning errors of the fine photolithography performed twice are likely to be superimposed, which hinders the miniaturization of the element pattern, in other words, the high integration.
したがって、メモリセル、周辺回路の各ゲートにメタル
やメタルシリサイドを適用した上で高集積化や特性の向
上を達成したものは未だに得られていない。Therefore, it has not yet been possible to achieve high integration and improvement of characteristics by applying metal or metal silicide to each gate of the memory cell and the peripheral circuit.
なお、ポリシリコン膜のみで、メモリセルのコントロー
ルゲートおよび周辺回路のMOSFETのゲート電極を形成し
たものとしては、たとえば、1984年IEEE International
Solid-State Circuits ConferenceのDigest of Techni
cal PapersのP139に示されているEPROMがある。Note that, for example, the one in which the control gate of the memory cell and the gate electrode of the MOSFET of the peripheral circuit are formed by only the polysilicon film is described in 1984 IEEE International.
Digest of Techni at Solid-State Circuits Conference
There is EPROM shown in P139 of cal Papers.
本発明の目的はメモリセルのコントロールゲート、周辺
回路のゲートにメタルやシリサイドのゲート構造を採用
して高速化を図ると共に、特性の向上および高集積化を
実現することのできる半導体記憶装置を提供することに
ある。An object of the present invention is to provide a semiconductor memory device capable of achieving high speed by adopting a metal or silicide gate structure for a control gate of a memory cell and a gate of a peripheral circuit and improving characteristics and high integration. To do.
また、本発明の他の目的は、ゲート形成のためのフォト
リソグラフィ工程を低減してメタルやシリサイドのゲー
ト構造のメモリセル、周辺回路を形成でき、合わせて高
集積化を容易に達成することのできる半導体記憶装置の
製造方法を提供することにある。Another object of the present invention is to reduce the photolithography process for forming a gate to form a memory cell having a metal or silicide gate structure and a peripheral circuit, and to easily achieve high integration. An object of the present invention is to provide a method of manufacturing a semiconductor memory device.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel characteristics of the present invention are
It will be apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、二層ゲート構造のメモリセルの上層ゲート
（コントロールゲート）と、周辺回路のMISFETのゲート
とを夫々メタルやメタルシリサイドにて形成し、かつこ
れら各ゲートのメタルやメタルシリサイドは同時に膜形
成しかつ同時にパターンエッチングした同一層にて構成
することにより、記憶装置全体の高速化を達成し、基板
へのエッチング時のダメージの防止や特性の安定化を図
ることができる。That is, the upper layer gate (control gate) of the memory cell having the double-layered gate structure and the gate of the MISFET of the peripheral circuit are formed of metal and metal silicide, respectively, and the metal and metal silicide of each of these gates are formed simultaneously. Further, by forming the same layer by pattern etching at the same time, it is possible to achieve the speedup of the entire memory device, prevent damage to the substrate during etching, and stabilize the characteristics.
また、メモリセルの上層ゲートと周辺回路MISFETのゲー
ト形成に際し、両ゲートのメタル又はメタルシリサイド
層を同時にパターンエッチング形成し、その後周辺回路
部をマスキングした上で、先に形成したメタル又はメタ
ルシリサイド層をマスクとしてメモリセルの下層ゲート
であるポリシリコン層を自己整合によりパターンエッチ
ングすることにより、ゲート形成のフォトリソグラフィ
工程を一回に低減でき、これにより微細加工を可能にし
て高集積化を図り、かつ高速化、特性の安定した半導体
記憶装置を製造することができる。Also, when forming the upper gate of the memory cell and the gate of the peripheral circuit MISFET, the metal or metal silicide layers of both gates are formed by pattern etching at the same time, and then the peripheral circuit portion is masked, and then the metal or metal silicide layer previously formed. By pattern-etching the polysilicon layer, which is the lower gate of the memory cell, with the mask as a mask by self-alignment, the photolithography process for gate formation can be reduced to one time, which enables microfabrication to achieve high integration. In addition, it is possible to manufacture a semiconductor memory device which has high speed and stable characteristics.
第１図および第２図（Ａ），（Ｂ）は本発明の半導体記
憶装置の模式的平面図とその断面図であり、特に第２図
（Ｂ）には第１図では省略した周辺回路部Ｓの構造をメ
モリセル部Ｍの構造と並べて示している。図において11
は例えばＰ型のシリコン基板であり、その主面にフィー
ルド酸化膜（SiO2）12を形成して活性領域を規定してい
る。メモリセルMaは、フローティングゲート13とコント
ロールゲート14とを二層に形成した所謂EPROMとして構
成しており、半導体基板11とフローティングゲート13と
の間および両ゲート13,14間には夫々ゲート酸化膜（SiO
2）15、ゲート間酸化膜（SiO2）16を形成し、フローテ
ィングゲート13およびコントロールゲート14は酸化膜17
により取囲まれている。更にその上側には層間膜として
のPSG膜18を全面に形成している。下層ゲートとしての
前記フローティングゲート13はポリシリコンにて形成し
ており、上層ゲートとしてのコントロールゲート14は、
本例では下側のポリシリコン層19と上側のモリブデンシ
リサイド（MoSi2）20との所謂ポリサイド構造となって
いる。そして半導体基板11の主面にはN+型半導体領域か
らなるソース・ドレイン領域21を形成し、コンタクトホ
ール22においてPSG膜上に延設したAl配線23に接続させ
ている。1 and 2 (A) and 2 (B) are a schematic plan view and a sectional view of a semiconductor memory device of the present invention. In particular, FIG. 2 (B) shows a peripheral circuit omitted in FIG. The structure of the portion S is shown alongside the structure of the memory cell portion M. 11 in the figure
Is a P-type silicon substrate, for example, and a field oxide film (SiO 2 ) 12 is formed on its main surface to define an active region. The memory cell Ma is configured as a so-called EPROM in which the floating gate 13 and the control gate 14 are formed in two layers, and a gate oxide film is formed between the semiconductor substrate 11 and the floating gate 13 and between the gates 13 and 14, respectively. (SiO
2 ) 15, an inter-gate oxide film (SiO 2 ) 16 is formed, and the floating gate 13 and the control gate 14 are formed of an oxide film 17
It is surrounded by. Further, a PSG film 18 as an interlayer film is formed on the entire surface above it. The floating gate 13 as the lower layer gate is formed of polysilicon, and the control gate 14 as the upper layer gate is
In this example, the lower polysilicon layer 19 and the upper molybdenum silicide (MoSi 2 ) 20 have a so-called polycide structure. Then, a source / drain region 21 made of an N + type semiconductor region is formed on the main surface of the semiconductor substrate 11, and is connected to an Al wiring 23 extending on the PSG film in a contact hole 22.
一方、周辺回路部ＳのMOSトランジスタSaは、ゲート酸
化膜24上にゲート25を形成し、かつ基板11の主面にN+型
半導体領域のソース・ドレイン領域26を形成したもの
で、PSG膜18の層間絶縁膜上に延設したAl配線27に接続
を図っている。そして、前記ゲート25は前記メモリセル
Maのコントロールゲート14と同一のポリシリコン層28と
MoSi2層29とからなるポリサイド構造に構成している。On the other hand, the MOS transistor Sa of the peripheral circuit portion S is one in which the gate 25 is formed on the gate oxide film 24 and the source / drain regions 26 of the N + type semiconductor region are formed on the main surface of the substrate 11, and the PSG film is formed. Connection is made to the Al wiring 27 extending over the 18 interlayer insulating film. The gate 25 is the memory cell
Polysilicon layer 28 identical to Ma control gate 14
It has a polycide structure including the MoSi 2 layer 29.
次に以上の構成の半導体記憶装置の製造方法を第３図
（Ａ）〜（Ｇ）により説明する。Next, a method of manufacturing the semiconductor memory device having the above structure will be described with reference to FIGS.
先ず同図（Ａ）のように、Ｐ型シリコン基板11の主面上
にフィールド酸化膜12を形成して活性領域を規定すると
共に、主面上にはゲート酸化膜15を形成し更にその上に
CVD法により第１ポリシリコン膜13aを形成する。そし
て、同図（Ｂ）のようにフォトレジスト膜30をメモリセ
ル部Ｍ上にパターニング形成し、これをマスクとして前
記第１ポリシリコン膜13aをエッチングすることによ
り、メモリセル部Ｍに第１ポリシリコン膜13aが残され
る。その後、フォトレジスト膜30を除去し、全面エッチ
ングにより第１ポリSi膜がエッチングされた領域と同一
範囲の領域のゲート酸化膜を除去する。First, as shown in FIG. 4A, a field oxide film 12 is formed on the main surface of a P-type silicon substrate 11 to define an active region, and a gate oxide film 15 is formed on the main surface, and further on top of that. To
The first polysilicon film 13a is formed by the CVD method. Then, as shown in FIG. 3B, a photoresist film 30 is patterned and formed on the memory cell portion M, and the first polysilicon film 13a is etched using this as a mask. The silicon film 13a remains. Then, the photoresist film 30 is removed, and the gate oxide film in the same area as the area where the first poly-Si film is etched is removed by etching the entire surface.
次いで、同図（Ｃ）のように基板11ないし第１ポリシリ
コン膜13a上に酸化膜（SiO2）31を形成し、これをメモ
リセル部Ｍではゲート間酸化膜16、周辺回路部Ｓではゲ
ート酸化膜23として構成する。そして、その上に第２ポ
リシリコン膜32を形成する。Next, as shown in FIG. 3C, an oxide film (SiO 2 ) 31 is formed on the substrate 11 or the first polysilicon film 13a, and this is formed between the gate oxide film 16 in the memory cell portion M and the peripheral circuit portion S. The gate oxide film 23 is formed. Then, a second polysilicon film 32 is formed thereon.
この後、同図（Ｄ）のようにMoとSiとの混合膜33を形成
し、Mo・Si膜33と第２ポリシリコン膜32の２層構造が得
られる。After that, a mixed film 33 of Mo and Si is formed as shown in FIG. 3D, and a two-layer structure of the Mo / Si film 33 and the second polysilicon film 32 is obtained.
しかる上で、同図（Ｅ）のように高分子樹脂材を用いた
フォトレジスト膜36をゲート形状にパターニングし、こ
れをマスクとして前記Mo・Si膜33、第２ポリシリコン膜
32をパターンエッチングする。これにより、メモリセル
部Ｍのコントロールゲート14と周辺回路部Ｓのゲート25
とを同時に形成できる。この場合、Mo・Si膜33、第２ポ
リシリコン膜32のエッチングには夫々CF4＋O2,CCl4等の
ガスを使用したドライエッチング法を利用する。第２ポ
リシリコン膜のエッチングガスにCCl4を使用することに
よりエッチングの進行に伴ってフォトレジスト膜36から
飛散されるポリマがエッチングされる各膜のエッチング
側面に順次付着してゆくので、各膜のサイドエッチング
は防止され、高精度かつ微細なパターニングが完成され
る。フォトレジスト膜36はその後除去する。Then, as shown in FIG. 6E, a photoresist film 36 using a polymer resin material is patterned into a gate shape, and the Mo / Si film 33 and the second polysilicon film are used as a mask.
32 is pattern-etched. As a result, the control gate 14 of the memory cell section M and the gate 25 of the peripheral circuit section S are
And can be formed at the same time. In this case, a dry etching method using a gas such as CF 4 + O 2 or CCl 4 is used for etching the Mo / Si film 33 and the second polysilicon film 32, respectively. By using CCl 4 as the etching gas for the second polysilicon film, the polymer scattered from the photoresist film 36 is sequentially deposited on the etching side surface of each film as the etching progresses. Side etching is prevented, and highly precise and fine patterning is completed. The photoresist film 36 is thereafter removed.
次に、今度は同図（Ｆ）のように別のフォトレジスト膜
37を、フォトレジスト膜36と同様に高分子樹脂材を用い
て新たに形成し、メモリセル部Ｍを開口して周辺回路部
Ｓをマスクする。そして、メモリセル部Ｍでは前工程で
パターニングされたコントロールゲート14をマスクとし
て自己整合法によって前記酸化膜16と第１ポリシリコン
膜13aをエッチングし、フローティングゲート13を形成
する。酸化膜16と第１ポリシリコン膜13aのエッチング
は夫々CHF3,CCl4等のガスを利用する。第１ポリシリコ
ン膜13aのエッチングの際にもエッチングに伴ってフォ
トレジスト膜37から飛散されるポリマが前記各膜16,19,
20やこの第１ポリシリコン膜13a、酸化膜15のエッチン
グ側面に付着されるため、これらのサイドエッチングは
防止され所要のパターン寸法に形成できる。なお第１ポ
リシリコン膜13aのエッチングガスは、Mo・Si膜20をエ
ッチングしにくいガス、例えばHClガスでも良い。この
結果、同図（Ｇ）のようにメモリセル部Ｍではフローテ
ィングゲート13とコントロールゲート14からなる二層ゲ
ート構造が得られ、周辺回路部Ｓではゲート24が得られ
る。Next, another photoresist film is formed as shown in FIG.
Similar to the photoresist film 36, 37 is newly formed by using a polymer resin material, and the memory cell portion M is opened to mask the peripheral circuit portion S. Then, in the memory cell portion M, the oxide film 16 and the first polysilicon film 13a are etched by the self-alignment method using the control gate 14 patterned in the previous step as a mask to form the floating gate 13. Etching of the oxide film 16 and the first polysilicon film 13a uses gases such as CHF 3 and CCl 4, respectively. During the etching of the first polysilicon film 13a, the polymer scattered from the photoresist film 37 due to the etching causes the films 16, 19,
Since 20 and the first polysilicon film 13a and the etching side surface of the oxide film 15 are attached to the side surfaces, these side etchings are prevented and the desired pattern size can be formed. The etching gas for the first polysilicon film 13a may be a gas that does not easily etch the Mo / Si film 20, for example, HCl gas. As a result, a double-layered gate structure including the floating gate 13 and the control gate 14 is obtained in the memory cell portion M, and a gate 24 is obtained in the peripheral circuit portion S as shown in FIG.
次にこれを熱処理することにより、MoSi2膜を形成して
低抵抗化した後、全体を軽く酸化雰囲気中で熱処理する
ことにより、フローティングゲート13およびコントロー
ルゲート14を熱酸化膜17で覆う。以下、イオン打込法に
よってソース・ドレイン領域21,26を形成し、更に常法
の層間膜形成、コンタクトホール形成、Al配線膜の形成
およびパターニングを行なうことにより、第１図および
第２図に示した半導体記憶装置を得ることができる。Next, this is heat-treated to form a MoSi 2 film to reduce the resistance, and then the whole is lightly heat-treated in an oxidizing atmosphere to cover the floating gate 13 and the control gate 14 with the thermal oxide film 17. 1 and 2 are formed by forming source / drain regions 21 and 26 by an ion implantation method, and then performing an interlayer film formation, a contact hole formation, an Al wiring film formation and a patterning by a conventional method. The semiconductor memory device shown can be obtained.
この製造方法によれば、メモリセル部Ｍのコントロール
ゲート14と周辺回路部Ｓのゲート25とを同時にパターン
形成している。つまり、所謂ゲート形成に係るフォトリ
ソグラフィ工程を１回行なうだけでよくしたがってフォ
トマスクも１枚でよい。したがってコントロールゲート
14とゲート25を個別に形成する際のマスク位置合せ誤差
等が生ずることはなく、高精度のゲートパターン形成を
行なうことができる。また、フォトリソグラフィ工程に
よるエッチングが１回で済むために工程の簡易化を図る
こともできる。According to this manufacturing method, the control gate 14 of the memory cell section M and the gate 25 of the peripheral circuit section S are simultaneously patterned. That is, the photolithography process for so-called gate formation needs to be performed only once, and thus only one photomask is required. Therefore the control gate
A highly accurate gate pattern can be formed without causing a mask alignment error when the 14 and the gate 25 are individually formed. Further, since the photolithography process only needs to be etched once, the process can be simplified.
一方、メモリセル部Ｍのフローティングゲート13のパタ
ーン形成に際しては、周辺回路部Ｓをマスクした上で自
己整合法によってエッチングを行なっているために、高
精度にフローティングゲート13を形成できる。また、こ
のときフローティングゲート13の第１ポリシリコン膜13
aの段部における残りを防止するために十分なエッチン
グを行なっても、周辺回路部Ｓはマスクされているため
にゲート25がオーバエッチング状態になることはなく、
かつコントロールゲート14およびフローティングゲート
13もポリマの作用によってオーバエッチングされること
はない。これにより、所要のゲート長を正確に得ること
ができ、高集積化を助長する。勿論、周辺回路部Ｓやメ
モリセル部Ｍにおいてシリコン基板11の主面にダメージ
を受けることもなく特性の安定化が期待できる。On the other hand, when the pattern of the floating gate 13 of the memory cell portion M is formed, the floating gate 13 can be formed with high accuracy because the peripheral circuit portion S is masked and etched by the self-alignment method. At this time, the first polysilicon film 13 of the floating gate 13 is also formed.
Even if sufficient etching is performed to prevent the remaining in the step portion of a, since the peripheral circuit portion S is masked, the gate 25 is not overetched.
And control gate 14 and floating gate
13 is not overetched by the action of polymer. As a result, the required gate length can be accurately obtained, which promotes high integration. Of course, in the peripheral circuit section S and the memory cell section M, the main surface of the silicon substrate 11 is not damaged, and stabilization of the characteristics can be expected.
したがって、このように製造された半導体記憶装置は、
メモリセル部Ｍのコントロールゲート14と周辺回路Ｓの
ゲート24とをポリサイド（金属シリサイド）で構成して
いるので動作の高速化が得られると共にパターンの高精
度微細化によって高集積化が図られ、かつ特性も安定か
つ高信頼性のものを得ることができる。Therefore, the semiconductor memory device manufactured in this way is
Since the control gate 14 of the memory cell portion M and the gate 24 of the peripheral circuit S are composed of polycide (metal silicide), high-speed operation can be obtained and high integration can be achieved by highly precise pattern miniaturization. Moreover, it is possible to obtain the one having stable characteristics and high reliability.
（１）二層ゲート構造のメモリセルの上層ゲートと、周
辺回路のゲートとを金属シリサイドにて形成しているの
で動作の高速化を達成できる。(1) Since the upper layer gate of the memory cell having the double-layered gate structure and the gate of the peripheral circuit are formed of metal silicide, high speed operation can be achieved.
（２）前記上層ゲートと周辺回路とを同時に膜形成しか
つパターンエッチングしているので、パターン形成誤差
は殆んどなく、高精度かつ微細に形成でき、高集積化が
実現される。(2) Since the upper-layer gate and the peripheral circuit are simultaneously formed into a film and pattern-etched, there is almost no pattern formation error, the pattern can be formed with high precision and fineness, and high integration can be realized.
（３）上層ゲートと周辺回路ゲートとをパターンエッチ
ングした後に周辺回路をマスクして下層ゲートのパター
ンエッチングを行なっているので、周辺回路部における
基板へのダメージを防止でき、安定かつ信頼性の高い電
気的特性を得ることができる。(3) Since the upper layer gate and the peripheral circuit gate are pattern-etched, the peripheral circuit is masked to perform the pattern etching of the lower-layer gate, so that damage to the substrate in the peripheral circuit section can be prevented, and the stability and reliability are high. Electrical characteristics can be obtained.
（４）下層ゲートのパターンエッチングは上層ゲートを
利用した自己整合法によって行なっているので、フォト
リソグラフィ工程数を低減して製造工程の簡易化を図る
ことができる。(4) Since the pattern etching of the lower layer gate is performed by the self-alignment method using the upper layer gate, the number of photolithography processes can be reduced and the manufacturing process can be simplified.
（５）前記自己整合法により下層ゲートを形成している
ので、下層ゲートと上層ゲートとの寸法差が殆んどな
く、特性上有利である。(5) Since the lower layer gate is formed by the self-alignment method, there is almost no dimensional difference between the lower layer gate and the upper layer gate, which is advantageous in characteristics.
（６）フォトレジスト等をマスクに利用しているので、
エッチング時に生じるポリマがゲート側面に付着してゲ
ートのオーバエッチングを防止できる。(6) Since photoresist is used as a mask,
The polymer generated during etching adheres to the side surface of the gate and prevents overetching of the gate.
（７）下層ゲートのエッチングを十分に行なってもマス
クされた周辺回路のゲートがエッチングされることはな
いので、下層ゲート材料の段部残りを確実に防止するこ
とができる。(7) Even if the lower layer gate is sufficiently etched, the gate of the masked peripheral circuit is not etched, so that the step remaining of the lower layer gate material can be reliably prevented.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、メモリセル
部の上層ゲートと周辺回路のゲートは前述のポリサイド
構造に代えて金属シリサイド層のみの構造、或いは金属
層のみの構造としてもよい。また材料もMoの外にTi,W,T
aやその他の高融点金属を使用することもできる。ま
た、二層ゲート構造のエッチングマスクとして、上層ゲ
ート上に酸化膜あるいは他の膜を用いることもできる。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. Nor. For example, the upper gate of the memory cell portion and the gate of the peripheral circuit may have a structure of only a metal silicide layer or a structure of only a metal layer instead of the polycide structure described above. In addition to Mo, Ti, W, T
It is also possible to use a and other refractory metals. Further, an oxide film or another film can be used on the upper gate as an etching mask of the double-layer gate structure.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROMをメモリセル
とする半導体記憶装置に適用した場合について説明した
が、それに限定されるものではなく電気的な消去を行な
うフローティングゲートを有するEEPROMはもとより二層
のゲート構造のMISFETを有する半導体装置に同様に適用
できる。In the above description, the invention mainly made by the present inventor has been described as being applied to a semiconductor memory device having EPROM as a memory cell, which is a field of application in the background of the invention, but is not limited thereto and electrical It can be applied to not only an EEPROM having a floating gate for erasing but also a semiconductor device having a MISFET having a two-layer gate structure.
第１図は本発明の半導体記憶装置の一実施例の特にメモ
リセル部を模式的に示す平面図、 第２図（Ａ），（Ｂ）は第１図のＡ−A,B−Ｂに沿う断
面図で、（Ｂ）図には周辺回路部を付加した図、 第３図（Ａ）〜（Ｇ）は製造方法の工程図で第２図
（Ｂ）に対応する部分の断面図、 第４図（Ａ），（Ｂ）は本発明者が検討した一の方法を
示す工程断面図、 第５図（Ａ），（Ｂ）は本発明者が検討した他の方法を
示す工程断面図である。 11……シリコン基板、12……フィールド酸化膜、13a…
…第１ポリシリコン膜、13……フローティングゲート、
14……コントロールゲート、15……ゲート酸化膜、16…
…ゲート間酸化膜、18……ポリシリコン膜、19……MoSi
2膜、20……ソース・ドレイン領域、22……Al配線、23
……ゲート酸化膜、24……ゲート、27……ポリシリコン
膜、28……MoSi2膜、31……酸化膜、32……第２ポリシ
リコン膜、33……Mo膜、34……MoSi2膜、36,37……フォ
トレジスト膜、Ｍ……メモリセル部、Ma……メモリセ
ル、Ｓ……周辺回路部、Sa……MOSトランジスタ。FIG. 1 is a plan view schematically showing a memory cell portion of one embodiment of the semiconductor memory device of the present invention, and FIGS. 2 (A) and 2 (B) are AA and BB of FIG. FIG. 3B is a cross-sectional view taken along line B, in which a peripheral circuit portion is added, and FIGS. 3A to 3G are cross-sectional views of a portion corresponding to FIG. 4A and 4B are process cross-sectional views showing one method examined by the present inventor, and FIGS. 5A and 5B are process cross-sections showing another method examined by the present inventor. It is a figure. 11 ... Silicon substrate, 12 ... Field oxide film, 13a ...
… First polysilicon film, 13 …… Floating gate,
14 ... Control gate, 15 ... Gate oxide film, 16 ...
… Inter-gate oxide film, 18 …… Polysilicon film, 19 …… MoSi
2 films, 20 …… source / drain regions, 22 …… Al wiring, 23
...... Gate oxide film, 24 …… Gate, 27 …… Polysilicon film, 28 …… MoSi 2 film, 31 …… Oxide film, 32 …… Second polysilicon film, 33 …… Mo film, 34 …… MoSi 2 film, 36, 37 ... Photoresist film, M ... Memory cell part, Ma ... Memory cell, S ... Peripheral circuit part, Sa ... MOS transistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 謙一 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−112647（ＪＰ，Ａ) 特開 昭58−98977（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenichi Kuroda 1450 Kamimizuhonmachi, Kodaira-shi, Tokyo Inside Musashi Factory, Hitachi, Ltd. (56) References JP-A-59-112647 (JP, A) JP-A-58 -98977 (JP, A)
Claims (3)
ートをフローティングゲートで構成した二層ゲート構造
のメモリセルと、単層ゲート構造の周辺回路とを備えた
半導体記憶装置の製造方法において、半導体基板主面に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
下層ゲートとなるポリシリコン膜を形成する工程と、前
記ポリシリコン膜上に絶縁膜を形成する工程と、前記メ
モリセルのゲートが形成される部分を概略包含する領域
を残して前記絶縁膜及びポリシリコン膜を除去する工程
と、半導体基板主面のメモリセル部の前記ポリシリコン
膜上におよび周辺回路部上に金属又は金属シリサイド膜
を形成する工程と、フォトリソグラフィ技術により前記
金属又は金属シリサイド膜をパターンエッチングして上
層ゲート膜及び周辺回路のゲート膜を形成する工程と、
周辺回路部上を高分子樹脂材を用いたマスク部材で覆う
工程と、メモリセル部の前記金属又は金属シリサイドゲ
ートをマスクとした自己整合法によって前記ポリシリコ
ン膜をパターンエッチングすることにより前記下層ゲー
ト膜を形成する工程と、周辺回路部上の前記マスク部材
を除去する工程とを備える半導体記憶装置の製造方法。1. A method for manufacturing a semiconductor memory device, comprising: a memory cell having a double-layered gate structure having a control gate for an upper layer gate and a floating gate for a lower layer gate; and a peripheral circuit having a single-layered gate structure. A step of forming a gate insulating film on the surface, a step of forming a polysilicon film to be a lower gate on the gate insulating film, a step of forming an insulating film on the polysilicon film, and a step of forming a gate of the memory cell. A step of removing the insulating film and the polysilicon film, leaving a region substantially including a portion to be formed, and metal or metal silicide on the polysilicon film of the memory cell portion on the main surface of the semiconductor substrate and on the peripheral circuit portion. A step of forming a film, and pattern etching the metal or metal silicide film by photolithography technique to form an upper gate film and a peripheral layer. Forming a gate layer of the circuit,
The step of covering the peripheral circuit portion with a mask member made of a polymer resin material, and the lower layer gate by pattern etching the polysilicon film by a self-alignment method using the metal or metal silicide gate of the memory cell portion as a mask. A method of manufacturing a semiconductor memory device, comprising: a step of forming a film; and a step of removing the mask member on the peripheral circuit section.
膜で形成してなる特許請求の範囲第１項記載の半導体記
憶装置の製造方法。2. A metal or metal silicide film formed of Mo or MoSi 2
The method for manufacturing a semiconductor memory device according to claim 1, wherein the semiconductor memory device is formed of a film.
ジストとして用いられるものである特許請求の範囲第１
項又は第２項記載の半導体記憶装置の製造方法。3. The polymer resin material of the mask member is used as a photoresist.
Item 2. A method for manufacturing a semiconductor memory device according to item 2.
Priority Applications (1)
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|---|---|---|---|
| JP59142335A JPH0671070B2 (en) | 1984-07-11 | 1984-07-11 | Method of manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142335A JPH0671070B2 (en) | 1984-07-11 | 1984-07-11 | Method of manufacturing semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122664A JPS6122664A (en) | 1986-01-31 |
| JPH0671070B2 true JPH0671070B2 (en) | 1994-09-07 |
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ID=15312961
Family Applications (1)
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|---|---|---|---|
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| JPS5898977A (en) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | Non-volatile memory |
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-
1984
- 1984-07-11 JP JP59142335A patent/JPH0671070B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122664A (en) | 1986-01-31 |
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