KR100347539B1 - Method of manufacturing a flash memory cell - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 폴리실리콘/텅스텐 실리사이드 구조의 워드라인 형성시 워드라인의 언더컷 및 브릿지 등에 의해 소자의 동작 속도 및 신뢰성이 저하되는 문제점을 해결하기 위하여, 스플릿트 게이트형 플래쉬 메모리 셀의 워드라인 형성시 폴리실리콘층과 금속 실리사이드층을 별도의 단계에서 정의하고, 모든 셀에 대하여 동일한 폭을 갖는 워드라인용 마스크를 사용하므로써, 워드라인의 언더컷 및 워드라인 브릿지의 발생이 억제되어 셀의 채널 폭이 감소하는 것을 방지할 수 있고, 저전류 셀에 의한 저전원전압 소거 패일(Low Vcc Erase Fail)을 개선할 수 있어 소자의 수율을 향상시킬 수 있으며, 워드라인의 실리사이드층으로 저저항의 티타늄 실리사이드층을 도입함에 따라 워드라인의 저항을 더욱 효과적으로 감소시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 개시된다.The present invention relates to a method of manufacturing a flash memory cell, in order to solve the problem that the operation speed and reliability of the device is degraded by the undercut and bridge of the word line when forming the word line of the polysilicon / tungsten silicide structure, the split gate Generation of word line undercuts and word line bridges by defining polysilicon layers and metal silicide layers in separate steps when forming word lines of type flash memory cells and using word line masks having the same width for all cells This can be prevented from reducing the channel width of the cell, and can improve the low Vcc Erase Fail by the low current cell, thereby improving the yield of the device, the silicide of the word line By introducing a low-resistance titanium silicide layer into the layer, the resistance of the word line can be more effectively A method of manufacturing a flash memory cell that can be reduced is disclosed.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 스플릿트(Split) 게이트형 플래쉬 메모리 셀에서 셀렉트 게이트의 프로파일(Profile)을 개선하여 소자의 수율을 증대시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell, and more particularly, to a method of manufacturing a flash memory cell capable of increasing the yield of a device by improving a profile of a select gate in a split gate type flash memory cell. It is about.
현재의 스플릿트 게이트 플래쉬 메모리 셀 제조 공정에서 워드라인(셀렉트 게이트)은 폴리3/텅스텐 실리사이드(WSi2) 구조로 형성한다. 이와 같은 구조로 원드라인을 형성할 때 셀 지역은 터널 산화막/폴리1/유전체막/폴리2 등의 적층 구조를 갖기 때문에 높은 단차를 갖게 된다. 그러면 도 1 내지 도 5를 이용하여 종래 플래쉬 메모리의 셀 제조 방법에 대해 설명하기로 한다.In current split gate flash memory cell fabrication processes, the word lines (select gates) are formed of a poly 3 / tungsten silicide (WSi 2 ) structure. When forming the wish line with such a structure, the cell region has a high step because it has a laminated structure such as tunnel oxide film / poly 1 / dielectric film / poly 2. Next, a cell manufacturing method of a conventional flash memory will be described with reference to FIGS. 1 to 5.
도 1은 일반적인 플래쉬 메모리 셀의 레이아웃도이고, 도 2a 및 2b 도 1의 A1-A2 부분에 대한 단면도, 도 3은 도 1의 B1-B2 부분에 대한 단면도, 도 4는 도 1의 C1-C2 부분에 대한 단면도이다.FIG. 1 is a layout diagram of a typical flash memory cell, and FIG. 2A and FIG. 2B are cross-sectional views of part A1-A2 of FIG. 1, FIG. 3 is a cross sectional view of part B1-B2 of FIG. 1, and FIG. 4 is C1-C2 of FIG. 1. Sectional view of the part.
먼저, 반도체 기판(201) 상에 필드 ISO 마스크(11)를 이용하여 필드 산화막(20)을 형성한다.First, the field oxide film 20 is formed on the semiconductor substrate 201 using the field ISO mask 11.
도 1 및 도 2a를 참조하여, 반도체 기판(201) 상에 터널 산화막(도시하지 않음), 플로팅 게이트용 폴리실리콘(202) 및 유전체막(203)을 형성하고, 폴리1 마스크(12)를 이용하여 플로팅 게이트를 패터닝한다. 이후, 전체구조 상에 콘트롤 게이트용 폴리실리콘(204) 및 제 1 폴리실리콘간 절연막(205)을 형성하고, 자기정렬 식각(Self Align Etch; SAE) 마스크(13)를 이용하여 콘트롤 게이트를 패터닝한다. 다음에, 이온 주입 공정으로 소오스(S) 및 드레인(D)을 형성하고, 산화공정 및 식각 공정으로 제 2 폴리실리콘간 절연막(206)을 형성한다.1 and 2A, a tunnel oxide film (not shown), a floating gate polysilicon 202, and a dielectric film 203 are formed on a semiconductor substrate 201, and a poly1 mask 12 is used. To pattern the floating gate. Thereafter, the control gate polysilicon 204 and the first polysilicon insulating film 205 are formed on the entire structure, and the control gate is patterned by using a self-align etch (SAE) mask 13. . Next, a source S and a drain D are formed by an ion implantation process, and a second polysilicon insulating film 206 is formed by an oxidation process and an etching process.
도 1 및 도 2b를 참조하여, 전체구조 상에 워드라인(셀렉트 게이트, 폴리 3; 207/208)을 형성한다. 여기에서, 폴리3는 폴리실리콘층(207) 및 텅스텐 실리사이드(WSi2)층(208)의 적층 구조를 갖는다. 이후, 폴리3 마스크(14)를 이용하여 워드라인을 정의한다. 텅스텐 실리사이드층(208) 형성시에는 불소(F) 가스를 사용하는데, F는 폴리실리콘층을 지나 반도체 기판 상의 실리콘 산화막(SiO2)에서 실리콘과 산소와의 결합을 끊고 실리콘과 결합하여 SiF를 형성한다. 이때 결합에서 끊어진 O2는 반도체 기판의 실리콘과 결합하여 SiO2를 형성하게 되며, 이에 따라 게이트산화막의 두께가 증가하게 된다. 따라서, 실리사이드층 형성에 F가 사용되게 되면 게이트 전극의 신뢰성이 저하되게 된다.1 and 2B, a word line (select gate, poly 3; 207/208) is formed over the entire structure. Here, poly 3 has a laminated structure of a polysilicon layer 207 and a tungsten silicide (WSi 2 ) layer 208. Then, the word line is defined using the poly3 mask 14. Fluorine (F) gas is used to form the tungsten silicide layer 208, where F passes through the polysilicon layer and breaks the bond between silicon and oxygen in the silicon oxide film (SiO 2 ) on the semiconductor substrate and forms SiF by bonding with silicon. do. At this time, the O 2 broken in the bond is bonded to the silicon of the semiconductor substrate to form SiO 2 , thereby increasing the thickness of the gate oxide film. Therefore, when F is used to form the silicide layer, the reliability of the gate electrode is lowered.
이와 같은 공정 과정에서, 폴리1, 폴리2 등의 적층 구조로 되어 있는 셀 지역에서는 높은 단차로 인하여 여러 가지 문제가 발생하게 된다. 먼저, 폴리3 마스크(14)를 이용한 폴리3 식각공정시, 먼저 SF6가스를 이용하여 텅스텐 실리사이드층(208)을 식각하고, Cl2가스를 이용하여 폴리실리콘층(207)을 식각한다. 그런데 폴리3가 도 2b의 K 부분에서와 같이 단차가 높은 부분을 지나가기 때문에 드레인 에지 부분에 텅스텐 셀리사이드(208)의 잔류물이 존재하게 된다. 따라서 폴리실리콘층(207)의 제거시에 SF6가스를 이용한 스트링거 제거(Stringer remove) 식각 공정에 의해 폴리3 브리지를 제거하여야 한다. 그러나 스트링거 제거 식각 공정시 텅스텐 실리사이드의 잔류물을 제거하기 위해 SF6가스를 사용하는 과정에서 텅스텐 실리사이드층(208) 하부의 폴리실리콘층(207)이 과도하게 식각되게 된다.In such a process, various problems occur due to the high level difference in the cell region having a laminated structure of poly1, poly2, or the like. First, in the poly3 etching process using the poly3 mask 14, first, the tungsten silicide layer 208 is etched using SF 6 gas, and the polysilicon layer 207 is etched using Cl 2 gas. However, since the poly 3 passes through the high step portion as shown in the K portion of FIG. 2B, a residue of the tungsten ceicide 208 is present at the drain edge portion. Therefore, when the polysilicon layer 207 is removed, the poly3 bridge must be removed by a stringer remove etching process using SF 6 gas. However, the polysilicon layer 207 under the tungsten silicide layer 208 is excessively etched in the process of using SF 6 gas to remove residues of tungsten silicide during the stringer removal etching process.
이러한 상태를 도 3 및 도 4에 나타내었다.This state is shown in FIGS. 3 and 4.
도 3은 도 1의 B1-B2 부분의 단면도이고, 도 4는 도 1의 C1-C2 부분에 대한 단면도인데, 도 1에서 보여지듯이 폴리3 마스크(14)의 두께가 B1-B2 부분에서보다 C1-C2 부분에서 좁기 때문에 도 3 및 도 4와 같은 단면도를 얻게 된다. SF6가스를 이용한 식각 공정으로 인하여 폴리실리콘층(207)이 과도하게 식각되어 셀의 채널의 폭(Wch)이 좁아진 것을 알 수 있다(A 부분). 특히 폴리3 마스크(14)의 오정렬시에는 채널 폭(Wch)의 감소 현상이 더욱 심화되어 저전류 셀을 유발하고, 이로 인하여 속도 패일(Speed fail) 및 저 전원전압 소거 패일(Low Vcc Erase Fail)이 발생하게된다. 또한, 폴리실리콘층(207)의 과도식각으로 인하여 드레인 접합 부분에 폴리3의 언더컷(B 부분)이 발생되게 된다.FIG. 3 is a cross sectional view of the B1-B2 portion of FIG. 1, and FIG. 4 is a cross sectional view of the C1-C2 portion of FIG. 1, as shown in FIG. Since it is narrow in the -C2 part, sectional drawing like FIG. 3 and FIG. 4 is obtained. It can be seen that due to the etching process using SF 6 gas, the polysilicon layer 207 is excessively etched to narrow the width W ch of the channel of the cell (part A). In particular, when the poly3 mask 14 is misaligned, a decrease in the channel width (W ch ) is further intensified to cause a low current cell, thereby causing a speed fail and a low Vcc Erase Fail. ) Will occur. In addition, an undercut of the poly3 (B part) is generated at the drain junction part due to the overetching of the polysilicon layer 207.
또한, 종래의 폴리3 식각 공정시에는 도 2b의 K 부분에서와 같이 높은 단차를 가지고 잇는 서로 다른 물질을 동시에 식각하였기 때문에 드레인 에지 부분에 텅스텐 실리사이드와 폴리실리콘의 잔류물이 남아, 폴리3 브지리를 유발하게 된다. 이를 개선하기 위해서는 드레인 부분의 인접하는 폴리3 마스크(14)의 간의 공간(S1)을 크게하여야 하는데, 이는 폴리3 브리지 문제는 해결할 수 있지만 폴리3의 면저항을 증가시키고 소자의 동작 속도를 저하시키는 문제점이 있다.In addition, in the conventional poly3 etching process, since different materials having high steps are etched at the same time as in the portion K of FIG. Will cause. To improve this, the space S1 between the adjacent poly3 masks 14 of the drain portion must be increased, which solves the poly3 bridge problem but increases the sheet resistance of the poly3 and reduces the operating speed of the device. There is this.
도 5는 도 3 및 도 4에 대한 셈(SEM) 사진이다.FIG. 5 is a SEM image of FIGS. 3 and 4.
따라서, 본 발명은 스플릿트 게이트형 플래쉬 메모리 셀의 워드라인 형성시 폴리실리콘층과 금속층을 별도의 단계에서 정의하고, 모든 셀에 대하여 동일한 폭을 갖는 폴리3 마스크를 사용하므로써, 저전류 셀의 발생을 막고 소자의 동작 속도를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention defines a polysilicon layer and a metal layer in separate steps when forming a word line of a split gate type flash memory cell, and generates a low current cell by using a poly3 mask having the same width for all cells. It is an object of the present invention to provide a method for manufacturing a flash memory cell which can prevent the damage and improve the operation speed of the device.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 필드 산화막이 형성된 반도체 기판 상에 플로팅 게이트 및 콘트롤 게이트를 형성하고 폴리실리콘간 절연막을 형성하는 단계; 전체구조 상에 폴리실리콘층을 형성한 후 패터닝하는 단계; 상기 패터닝된 폴리실리콘층을 포함하는 전체구조 상에 티타늄층을 형성한 후 어닐링하여 티타늄 실리사이드층을 형성하는 단계; 및 상기 폴리실리콘층과 반응하지 않은 티타늄층을 제거하고, 이로 인하여 폴리실리콘층 및 티타늄 실리사이드층이 적층된 워드라인이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a flash memory cell, including: forming a floating gate and a control gate on a semiconductor substrate on which a field oxide film is formed, and forming an inter-silicon insulating film; Forming a polysilicon layer on the entire structure and then patterning the polysilicon layer; Forming a titanium layer on the entire structure including the patterned polysilicon layer and then annealing to form a titanium silicide layer; And removing the titanium layer not reacted with the polysilicon layer, thereby forming a word line in which the polysilicon layer and the titanium silicide layer are stacked.
도 1은 일반적인 플래쉬 메모리 셀의 레이아웃도.1 is a layout diagram of a typical flash memory cell.
도 2a 및 2b 도 1의 A1-A2 부분에 대한 단면도.2A and 2B are cross sectional views taken along the portion A1-A2 of FIG. 1;
도 3은 도 1의 B1-B2 부분에 대한 단면도.3 is a cross-sectional view of the portion B1-B2 of FIG. 1.
도 4는 도 1의 C1-C2 부분에 대한 단면도.4 is a cross-sectional view of the C1-C2 portion of FIG. 1.
도 5는 도 3 및 도 4에 대한 셈(SEM) 사진.FIG. 5 is a SEM image of FIGS. 3 and 4.
도 6은 본 발명에 따른 플래쉬 메모리 셀의 레이아웃도.6 is a layout diagram of a flash memory cell according to the present invention;
도 7a 내지 7c는 도 6의 D1-D2 부분에 대한 단면도.7A-7C are cross-sectional views of portions D1-D2 of FIG. 6.
도 8a 내지 8c는 도 6의 E1-E2 부분에 대한 단면도.8A-8C are cross-sectional views of the E1-E2 portion of FIG. 6.
도 9a 내지 9c는 도 6의 F1-F2 부분에 대한 단면도.9A-9C are cross-sectional views of the F1-F2 portion of FIG. 6.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
61 : ISO 마스크 62 : 폴리1 마스크61: ISO Mask 62: Poly1 Mask
63 : SAE 마스크 64 : 폴리3 마스크63: SAE mask 64: poly3 mask
60 : 필드 산화막 601 : 반도체 기판60: field oxide film 601: semiconductor substrate
602 : 플로팅 게이트 603 : 유전체막602: floating gate 603: dielectric film
604 : 콘트롤 게이트 605 : 제 1 폴리실리콘간 절연막604 control gate 605 first polysilicon insulating film
606 : 제 2 폴리실리콘간 절연막606 second polysilicon insulating film
607 : 폴리실리콘층 608 : 티타늄층607 polysilicon layer 608 titanium layer
609 : 티타늄 실리사이드층609: titanium silicide layer
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 6은 본 발명에 따른 플래쉬 메모리 셀의 레이아웃도이고, 도 7a 내지 7c는 도 6의 D1-D2 부분에 대한 단면도, 도 8a 내지 8c는 도 6의 E1-E2 부분에 대한 단면도, 도 9a 내지 9c는 도 6의 F1-F2 부분에 대한 단면도이다.6 is a layout view of a flash memory cell according to the present invention, FIGS. 7A to 7C are cross-sectional views of portions D1-D2 of FIG. 6, and FIGS. 8A to 8C are cross-sectional views of portions E1 to E2 of FIG. 6, and FIGS. 9c is a cross-sectional view of the F1-F2 portion of FIG. 6.
먼저, 반도체 기판(601) 상에 필드 ISO 마스크(61)를 이용하여 필드 산화막(도 8의 60)을 형성한다.First, a field oxide film (60 in FIG. 8) is formed on the semiconductor substrate 601 by using a field ISO mask 61.
도 6 및 도 7a를 참조하여, 반도체 기판(601) 상에 터널 산화막(도시하지 않음), 플로팅 게이트용 폴리실리콘(602) 및 유전체막(603)을 형성하고, 폴리1 마스크(62)를 이용하여 플로팅 게이트를 패터닝한다. 이후, 전체구조 상에 콘트롤 게이트용 폴리실리콘(604) 및 제 1 폴리실리콘간 절연막(605)을 형성하고, 자기정렬 식각(Self Align Etch; SAE) 마스크(63)를 이용하여 콘트롤 게이트를 패터닝한다. 다음에, 이온 주입 공정으로 소오스(S) 및 드레인(D)을 형성하고, 산화공정 및 식각 공정으로 제 2 폴리실리콘간 절연막(606)을 형성한다.6 and 7A, a tunnel oxide film (not shown), a floating gate polysilicon 602, and a dielectric film 603 are formed on a semiconductor substrate 601, and a poly1 mask 62 is used. To pattern the floating gate. Thereafter, the control gate polysilicon 604 and the first polysilicon insulating film 605 are formed on the entire structure, and the control gate is patterned using a self alignment etching (SAE) mask 63. . Next, a source S and a drain D are formed by an ion implantation process, and a second polysilicon insulating film 606 is formed by an oxidation process and an etching process.
도 1 및 도 7b를 참조하여, 전체구조 상에 폴리실리콘층(607)을 형성하고,폴리3 마스크(64)를 이용하여 폴리실리콘층(607)을 패터닝한다. 이 상태의 E1-E2 및 F1-F2 부분에서의 단면도를 각각 도 8a 및 도 9a에 나타내었다. 이와 같이 본 발명에서는 폴리실리콘/실리사이드 구조를 동시에 식각하여 워드라인을 형성하지 않고, 실리사이드보다 반사율이 작은 폴리실리콘층(607) 위에 폴리3 마스크를 형성하고 패터닝하기 때문에 사진 공정의 마진을 충분히 확보할 수 있다. 또한, 폴리실리콘층(607)만을 식각하기 때문에 SF6가스를 사용하지 않아도 되므로 스트링거 제거 식각 공정에 의해 드레인 에지 부분의 폴리실리콘층(607)에 언더컷이 발생하는 것을 방지할 수 있다. 이는 결국 폴리3 브리지를 억제하는 결과가 되어 도 6에 도시된 폴리 3 마스크(64)와 같이 모든 셀에 대하여 동일한 폭을 갖는 폴리3 마스크를 사용하는 것을 가능하게 한다. 또한, 드레인 에지 부분에서 폴리3의 언더컷의 발생이 억제되면 셀의 채널 길이가 좁아지는 현상 또한 방지할 수 있어 저전류 셀이 발생되지 않고, 폴리3 마스크의 오정렬에 의해 게이트와 엑티브 영역간의 중첩 마진이 부족하더라도 셀 누설 전류가 증가되지 않게 되며, 폴리3의 면저항도 감소된다.1 and 7B, a polysilicon layer 607 is formed over the entire structure, and the polysilicon layer 607 is patterned using the poly3 mask 64. Sectional drawing in the E1-E2 and F1-F2 part of this state is shown to FIG. 8A and 9A, respectively. As described above, in the present invention, the polysilicon / silicide structure is not etched at the same time to form a word line, and a poly3 mask is formed and patterned on the polysilicon layer 607 having a smaller reflectance than silicide, thereby sufficiently securing the margin of the photolithography process. Can be. In addition, since only the polysilicon layer 607 is etched, it is not necessary to use SF 6 gas, so that the undercut may be prevented from occurring in the polysilicon layer 607 at the drain edge portion by the stringer removal etching process. This in turn results in suppressing the poly3 bridge, making it possible to use a poly3 mask having the same width for all cells, such as the poly3 mask 64 shown in FIG. In addition, when the undercut of the poly3 is suppressed in the drain edge portion, the channel length of the cell can be prevented from being narrowed, so that a low current cell is not generated, and the margin of overlap between the gate and the active region is caused by misalignment of the poly3 mask. This lack does not increase the cell leakage current and decreases the sheet resistance of poly3.
이후, 도 8b 및 도 9b에 도시된 바와 같이 패터닝된 폴리실리콘층(607) 상에 티타늄층(608)을 형성한다. 다음에 어닐링 공정을 실시하면 폴리실리콘층(607)의 실리콘과 티타늄층(608)의 티타늄이 반응하는 부분이 티타늄층(608)은 티타늄 실리사이드층(TiSi2; 609)으로 변성하게 된다.A titanium layer 608 is then formed on the patterned polysilicon layer 607 as shown in FIGS. 8B and 9B. Next, when the annealing process is performed, the portion where the silicon of the polysilicon layer 607 reacts with the titanium of the titanium layer 608 reacts with the titanium layer 608 to be a titanium silicide layer (TiSi 2 ; 609).
도 7c, 도 8c 및 9c에 도시된 바와 같이, 반응하지 않은 티타늄층(608)을 제거하여 워드라인을 완성한다. 여기에서 티타늄층(608) 제거시에는 미반응 티타늄층(608)만이 선택적으로 제거되도록 하기 위하여 습식 디핑을 이용한다. 본 발명에서는 폴리3의 실리사이드층으로 텅스텐 실리사이드층보다 저항이 낮은 티타늄 실리사이드층을 사용하기 때문에 폴리3의 면저항을 더욱 효과적으로 감소시킬 수 있다. 또한, 텅스텐 실리사이드층을 형성하는 경우에는 F 가스가 사용되는데, 티타늄 실리사이드층 형성시에는 F가 첨가되지 않기 때문에 터널 산화막 두께 증가에 따른 게이트 전극의 신뢰도가 저하하는 것을 억제할 수 있다.As shown in FIGS. 7C, 8C, and 9C, the unreacted titanium layer 608 is removed to complete the word line. In this case, when the titanium layer 608 is removed, wet dipping is used to selectively remove only the unreacted titanium layer 608. In the present invention, since the titanium silicide layer having lower resistance than the tungsten silicide layer is used as the silicide layer of the poly3, the sheet resistance of the poly3 may be more effectively reduced. In the case of forming the tungsten silicide layer, F gas is used. However, since F is not added at the time of forming the titanium silicide layer, the reliability of the gate electrode due to the increase in the thickness of the tunnel oxide film can be suppressed.
상술한 바와 같이 본 발명은 폴리3를 구성하는 폴리실리콘층과 실리사이드층을 각각 독립적으로 정의하기 때문에 실리사이드층 제거를 위하여 SF6를 이용한 스트링커 제거 식각(Stringer Remove Etch) 공정을 실시함에 따라 발생하는 폴리3의 언더컷 및 폴리3 브릿지의 발생을 방지할 수 있다. 이에 따라 셀의 채널 폭이 감소하는 것을 방지할 수 있어 소자의 동작 속도가 향상되고, 모든 셀에 대하여 동일한 폭을 갖는 폴리3 마스크를 사용할 수 있기 때문에 폴리3의 면저항을 감소시킬 수 있다. 또한, 셀의 누설 전류를 감소시킬 수 있고, 저전류 셀에 의한 저전원전압 소거 패일(Low Vcc Erase Fail)을 개선할 수 있어 소자의 수율을 향상시킬 수 있다. 그리고, 폴리3의 실리사이드층으로 텅스텐 실리사이드층보다 저항이 낮은 티타늄 실리사이드층을 도입함에 따라 폴리3의 저항을 더욱 효과적으로 감소시킬 수 있어 고속으로 동작하는 메모리 소자를 제조할 수 있다.As described above, since the polysilicon layer and the silicide layer constituting the poly3 are independently defined, a stringer remove etching process using SF 6 may be performed to remove the silicide layer. It is possible to prevent the undercut of the poly3 and the occurrence of the poly3 bridge. Accordingly, it is possible to prevent the channel width of the cell from being reduced, thereby improving the operation speed of the device, and reducing the sheet resistance of the poly3 because the poly3 mask having the same width can be used for all the cells. In addition, the leakage current of the cell can be reduced, and the low Vcc Erase Fail due to the low current cell can be improved, so that the yield of the device can be improved. As the titanium silicide layer having lower resistance than the tungsten silicide layer is introduced into the silicide layer of the poly3, the resistance of the poly3 may be more effectively reduced, thereby manufacturing a memory device operating at high speed.
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