KR100376270B1 - Method of manufacturing a split gate type flash memory device - Google Patents
Method of manufacturing a split gate type flash memory device Download PDFInfo
- Publication number
- KR100376270B1 KR100376270B1 KR10-1999-0063899A KR19990063899A KR100376270B1 KR 100376270 B1 KR100376270 B1 KR 100376270B1 KR 19990063899 A KR19990063899 A KR 19990063899A KR 100376270 B1 KR100376270 B1 KR 100376270B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon layer
- forming
- drain
- mask
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 229920005591 polysilicon Polymers 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- -1 arsenic ions Chemical class 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000001459 lithography Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 스플리트 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트의 낮은 커플링비로 인하여 소자가 저전압에서 동작하지 않게 되고, 제 1 폴리실리콘층 마스크와 자기정렬 식각 마스크와의 중첩 마진이 부족하여 폴리실리콘층 간에 브리지가 발생하는 문제점을 해결하기 위하여, 플로팅 게이트의 측벽에 스페이서 폴리실리콘층을 형성하여 콘트롤 게이트와의 접촉면적을 증가시켜 게이트 커플링비를 증대시키고, 제 1 폴리실리콘층 마스크 형태를 변경하여 자기정렬 식각 마스크와의 중첩 마진을 확보하며, 소오스 라인과 드레인 라인을 별도의 공정에서 형성하므로써 DDD 구조의 드레인 형성을 위한 마스크 공정을 줄여 전체 소자 제조 공정을 단축시킬 수 있도록 한 스플리트 게이트형 플래쉬 메모리 소자의 제조방법이 개시된다.The present invention relates to a method for manufacturing a split gate type flash memory device, and the device is inoperable at low voltage due to the low coupling ratio of the floating gate and the control gate, and the first polysilicon layer mask and the self-aligned etching mask In order to solve the problem of a bridge between polysilicon layers due to lack of overlap margin, a spacer polysilicon layer is formed on the sidewall of the floating gate to increase the contact area with the control gate to increase the gate coupling ratio, and the first poly By changing the shape of the silicon layer mask to secure the overlap margin with the self-aligned etch mask, and by forming the source line and drain line in separate processes, it is possible to shorten the entire device manufacturing process by reducing the mask process for forming the drain of the DDD structure. Split-Gate Flash Memory Devices This manufacturing method is disclosed.
Description
본 발명은 스플리트 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트 간의 커플링 비(Coupling ratio)를 증가시키고 셀 간의 폴리실리콘 브리지를 방지할 수 있도록 한 스플리트 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a split gate type flash memory device, and in particular, a split gate type flash that enables to increase the coupling ratio between the floating gate and the control gate and to prevent polysilicon bridges between cells. A method of manufacturing a memory device.
일반적으로 플래쉬 메모리 소자는 스택 게이트형과 스플리트 게이트형으로 나누어지는데, 그 중 스플리트 게이트형 플래쉬 메모리 소자의 제조 방법을 도 1을 참조하여 설명하기로 한다.In general, a flash memory device is divided into a stack gate type and a split gate type, and a method of manufacturing the split gate type flash memory device will be described with reference to FIG. 1.
도 1a 내지 1c는 종래 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.1A to 1C are layout views illustrating a method of manufacturing a conventional split gate type flash memory device.
도 1a는 반도체 기판 상에 ISO 마스크를 이용하여 필드 산화막(11)을 형성하여 활성 영역 및 소자 분리 영역을 확정한 상태를 나타낸다.FIG. 1A shows a state in which a field oxide film 11 is formed on an semiconductor substrate using an ISO mask to determine an active region and a device isolation region.
도 1b를 참조하면, 전체 구조 상부에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한다. ISO 마스크와 소정 영역 중첩되는 형상을 갖는 제 1 폴리실리콘층 마스크(12)를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘층을 1차 식각한다. 이에 의해 제 1 폴리실리콘층은 필드 산화막(11)과 소정 영역 중첩되어 활성 영역에 형성된다.Referring to FIG. 1B, a tunnel oxide film and a first polysilicon layer for floating gate are formed on the entire structure. The first polysilicon layer is first etched by a lithography process and an etching process using the first polysilicon layer mask 12 having a shape overlapping the ISO mask with a predetermined region. As a result, the first polysilicon layer overlaps the field oxide film 11 with a predetermined region and is formed in the active region.
도 1c를 참조하면, 전체 구조 상부에 유전체막 및 콘트롤 게이트용 제 2 폴리실리콘층을 형성한다. 자기정렬 식각 마스크(13)를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘층부터 터널 산화막까지 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한다. 그리고, 드레인 영역을 노출시키는 이온 주입 마스크를 이용하여 이온 주입 공정을 실시한 후 전면 이온 주입 공정을 실시하여 드레인 이온 주입 영역(14)을 DDD 구조로 형성하고, 소오스 이온 주입 영역(15)을 형성한다.Referring to FIG. 1C, a second polysilicon layer for the dielectric film and the control gate is formed on the entire structure. A lithography process and an etching process using the self-aligned etching mask 13 are patterned from the second polysilicon layer to the tunnel oxide layer to form a stack gate in which the floating gate and the control gate are stacked. After the ion implantation process is performed using an ion implantation mask exposing the drain region, the front ion implantation process is performed to form the drain ion implantation region 14 in a DDD structure, and to form the source ion implantation region 15. .
그 후, 도시되지는 않았지만, 스택 게이트 양측벽에 스페이서를 형성하고, 셀렉트 게이트를 형성하므로써 스플리트 게이트형 플래쉬 메모리 소자가 완성되게 된다.After that, although not shown, a split gate type flash memory device is completed by forming spacers on both side walls of the stack gate and forming a select gate.
이와 같은 방법으로 형성되는 스플리트 게이트형 플래쉬 메모리 소자는 플로팅 게이트와 콘트롤 게이트가 단순 적층 구조로 형성되기 때문에 게이트 커플링 비를 증가시키는데 한계가 있어, 저전원 조건에서 셀이 동작하지 않게 되는 문제점이 있다. 또한, 제 1 폴리실리콘층을 1차 식각한 후, 제 2 폴리실리콘층과 함께 자기정렬 식각 공정을 진행할 때, 제 1 폴리실리콘층 마스크(12)와 자기정렬 식각 마스크(13)를 소정 영역 중첩시켜야 하는데, 이러한 중첩 마진(A 부분)이 고집적 소자일수록 부족하게 되어 셀간의 폴리실리콘층 사이에 브리지가 발생하게 된다. 뿐만 아니라, 드레인 이온 주입 영역(14)을 DDD 접합으로 형성하기 위해 셀 DDD 마스크 공정, 드레인 DDD 이온주입 공정 및 포토레지스트막 제거 공정 등이 필요하게 되어 공정 시간이 증가하게 되는 문제점이 있다.The split gate type flash memory device formed in this manner has a limitation in increasing the gate coupling ratio because the floating gate and the control gate are formed in a simple stacked structure, which makes the cell inoperable under low power conditions. have. In addition, when the first polysilicon layer is first etched and the self-aligned etching process is performed along with the second polysilicon layer, the first polysilicon layer mask 12 and the self-aligned etching mask 13 overlap each other. This overlapping margin (part A) is insufficient for a highly integrated device, resulting in a bridge between polysilicon layers between cells. In addition, a cell DDD mask process, a drain DDD ion implantation process, a photoresist film removal process, and the like are required to form the drain ion implantation region 14 by a DDD junction, thereby increasing the process time.
따라서, 본 발명은 제 1 폴리실리콘층 측벽에 스페이서 폴리실리콘층을 형성하여 게이트 커플링비를 증가시키고, 제 1 폴리실리콘층 마스크의 형태를 변경하여 폴리실리콘층 간의 브리지 발생을 억제하며, 셀 DDD 마스크 공정을 실시하지 않고도 드레인을 DDD 구조로 형성하므로써 공정 단계를 줄일 수 있는 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention forms a spacer polysilicon layer on the sidewalls of the first polysilicon layer to increase the gate coupling ratio, change the shape of the first polysilicon layer mask to suppress the occurrence of bridges between the polysilicon layers, and the cell DDD mask. It is an object of the present invention to provide a method of manufacturing a split gate type flash memory device capable of reducing process steps by forming a drain in a DDD structure without performing a process.
상술한 목적을 달성하기 위한 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 제조방법은 반도체 기판 상에 필드 산화막을 형성하고, 셀 소오스 이온주입 공정을 실시하여, 상기 필드 산화막 사이의 드레인 형성 영역에 셀 드레인이 형성되고, 소오스 형성 영역에 소오스 라인이 형성되는 단계; 상기 셀 드레인 및 소오스 라인이 형성된 전체구조 상에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후, 제 1 폴리실리콘층 마스크를 이용하여 상기 제 1 폴리실리콘층 및 터널 산화막을 패터닝하는 단계; 상기 패터닝된 제 1 폴리실리콘층 양측벽에 스페이서 폴리실리콘층을 형성하는 단계; 상기 스페이서 폴리실리콘층이 형성된 전체구조 상에 유전체막, 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 형성한 후 자기정렬 식각 공정을 실시하며, 이로 인하여 스택 게이트 구조가 형성되는 단계; 상기 스택 게이트 구조가 형성된 전체구조 상에 셀 드레인 마스크를 이용한 드레인 DDD 이온주입 공정 및 드레인 이온주입 공정을 순차적으로 형성하여 드레인 라인이 형성되는 단계; 및 상기 스택 게이트 구조를 포함하는 전체구조 상에 절연막을 형성하고 셀렉트 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a split gate type flash memory device according to the present invention for achieving the above object is to form a field oxide film on a semiconductor substrate, and to perform a cell source ion implantation process, to form a drain formation region between the field oxide films. Forming a cell drain and forming a source line in the source forming region; Forming a tunnel oxide film and a first polysilicon layer for the floating gate on the entire structure in which the cell drain and the source lines are formed, and then patterning the first polysilicon layer and the tunnel oxide film using a first polysilicon layer mask ; Forming a spacer polysilicon layer on both sidewalls of the patterned first polysilicon layer; Forming a dielectric film, a second polysilicon layer for a control gate, and an anti-reflection film on the entire structure on which the spacer polysilicon layer is formed, and then performing a self-aligned etching process, thereby forming a stack gate structure; Forming a drain line by sequentially forming a drain DDD ion implantation process and a drain ion implantation process using a cell drain mask on the entire structure on which the stack gate structure is formed; And forming an insulating film and forming a select gate on the entire structure including the stack gate structure.
도 1a 내지 1c는 종래 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도.1A to 1C are layout views illustrating a method of manufacturing a conventional split gate type flash memory device.
도 2a 내지 2d는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도.2A to 2D are layout views illustrating a method of manufacturing a split gate type flash memory device according to the present invention.
도 3은 도 2b의 X-X' 부분에 대한 소자의 단면도.3 is a cross-sectional view of the device for X-X 'portion of FIG. 2b.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11 : 필드 산화막 12 : 제 1 폴리실리콘층 마스크11: field oxide film 12: first polysilicon layer mask
13 : 자기정렬 식각 마스크 14 : 드레인 이온 주입 영역13 self-aligned etching mask 14 drain ion implantation region
15 : 소오스 이온 주입 영역15 source ion implantation region
21 : 필드 산화막 22 : 셀 소오스 마스크21: field oxide film 22: cell source mask
23 : 제 1 폴리실리콘층 마스크 24 : 자기정렬 식각 마스크23: first polysilicon layer mask 24: self-aligned etching mask
25 : 드레인 이온 주입 영역 26 : 셀렉트 게이트 마스크25 drain ion implantation region 26 select gate mask
S : 소오스 D : 드레인S: Source D: Drain
SL : 소오스 라인 DL : 드레인 라인SL: Source Line DL: Drain Line
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2a 내지 2d는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.2A to 2D are layout views illustrating a method of manufacturing a split gate type flash memory device according to the present invention.
도 2a를 참조하면, 반도체 기판 상에 ISO 마스크를 이용하여 필드 산화막(21)을 형성한다. 셀 소오스 마스크(22)를 이용하여 셀 소오스 이온주입 공정을 실시한 후 셀 소오스 마스크(22) 공정에 사용된 포토레지스트막을 제거한다. 이에 의해, 셀 소오스 라인(SL)이 형성되고, 셀 드레인 형성 영역의 필드 산화막(21) 사이에 드레인 접합(D)이 형성되게 된다. 셀 소오스 이온주입 공정은 5E15dyne/㎠의 농도를 갖는 비소(As) 이온을 이용하여 실시한다. 그리고, 노출된 반도체 기판을 산화시켜 2000Å 두께의 산화막을 형성한다.Referring to FIG. 2A, a field oxide film 21 is formed on an semiconductor substrate using an ISO mask. After the cell source ion implantation process is performed using the cell source mask 22, the photoresist film used in the cell source mask 22 process is removed. As a result, the cell source line SL is formed, and the drain junction D is formed between the field oxide films 21 in the cell drain formation region. The cell source ion implantation process is performed using arsenic (As) ions having a concentration of 5E15 dyne / cm 2. Then, the exposed semiconductor substrate is oxidized to form an oxide film having a thickness of 2000 GPa.
도 2b를 참조하면, 전체 구조 상부에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후, 제 1 폴리실리콘층의 면저항(RS)이 300Ω정도가 되도록 불순물을 도핑한다. 제 1 폴리실리콘층 마스크(23)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 1 폴리실리콘층을 패터닝한다. 이때, 제 1 폴리실리콘층 마스크(23)는 폴리실리콘층 간에 브리지가 발생하지 않도록 하기 위하여 필드 산화막(21)의 접합 영역측 양단부가 개방된 형태로 형성한다.Referring to FIG. 2B, after the first polysilicon layer for the tunnel oxide film and the floating gate is formed over the entire structure, the dopant is doped such that the sheet resistance R S of the first polysilicon layer is about 300 kPa. The first polysilicon layer is patterned by performing a lithography process and an etching process using the first polysilicon layer mask 23. In this case, the first polysilicon layer mask 23 is formed in such a manner that both ends of the junction region side of the field oxide film 21 are open in order to prevent bridges from occurring between the polysilicon layers.
이후, 제 1 폴리실리콘층 마스크 공정에 사용된 포토레지스트막을 제거하고, 패터닝된 제 1 폴리실리콘층을 포함하는 전체 구조 상에 도프트 폴리실리콘층을 형성한 후 스페이서 식각 공정을 실시하여 패터닝된 제 1 폴리실리콘층 양측벽에 스페이서 폴리실리콘층(20)을 형성한다. 이와 같이 스페이서 폴리실리콘층(20)이 형성된 상태를 도 3에 도시하였다.Subsequently, the photoresist film used in the first polysilicon layer mask process is removed, the doped polysilicon layer is formed on the entire structure including the patterned first polysilicon layer, and the patterned agent is then subjected to a spacer etching process. 1 A spacer polysilicon layer 20 is formed on both sidewalls of the polysilicon layer. 3 shows a state in which the spacer polysilicon layer 20 is formed.
도 3은 도 2b의 X-X' 부분을 절취한 경우의 단면도이다.FIG. 3 is a cross-sectional view when the line X-X 'of FIG. 2B is cut away.
필드 산화막(31, 21)이 형성된 반도체 기판(30) 상부에 터널 산화막(32) 및 제 1 폴리실리콘층(33)을 형성한 후 패터닝하고, 전체 구조 상부에 도프트 폴리실리콘층을 형성한 후 스페이서 식각 공정을 실시하므로써, 패터닝된 제 1 폴리실리콘층(33) 측벽에 스페이서 폴리실리콘층(34)이 형성된 것을 알 수 있다.After the tunnel oxide layer 32 and the first polysilicon layer 33 are formed on the semiconductor substrate 30 on which the field oxide layers 31 and 21 are formed and patterned, the doped polysilicon layer is formed on the entire structure. By performing the spacer etching process, it can be seen that the spacer polysilicon layer 34 is formed on the sidewall of the patterned first polysilicon layer 33.
여기에서, 스페이서 폴리실리콘층(34)은 면저항(RS)이 300Ω정도가 되도록 불순물이 도핑된 폴리실리콘을 2000Å의 두께로 증착한 후 스페이서 식각하므로써 형성된다. 이와 같이, 제 1 폴리실리콘층(33) 패턴 측벽에 스페이서 폴리실리콘층(34)을 형성하게 되면 후속 공정으로 형성되는 콘트롤 게이트와의 접촉면적이 증가되어 결국 게이트 커플링비가 증가되게 된다.Here, the spacer polysilicon layer 34 is formed by depositing polysilicon doped with impurities to a thickness of 2000 GPa so that the sheet resistance R S is about 300 GPa and then etching the spacer. As such, when the spacer polysilicon layer 34 is formed on the sidewalls of the first polysilicon layer 33, the contact area with the control gate formed in a subsequent process may be increased, thereby increasing the gate coupling ratio.
도 2c를 참조하면, 전체 구조 상부에 유전체막, 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 형성한다. 자기정렬 식각 마스크(24)를 이용한 리소그라피 공정 및 식각 공정을 실시하여 반사 방지막부터 터널 산화막까지 패터닝한다. 이로 인하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조가 형성되게 된다. 이 자기정렬 식각 공정시 제 1 폴리실리콘층이 식각되어 노출된 반도체 기판은 전 단계에서 형성한 산화막에 의해 식각공정시 보호되게 된다. 이후, 자기정렬 식각공정시 사용한 포토레지스트막을 제거하고, 드레인 이온 주입 영역(25)이 노출되는 셀 드레인 마스크를 이용한 드레인 DDD 이온주입 공정 및 드레인 이온주입 공정에 의해 드레인 라인(DL)이 형성된다. 드레인 DDD 이온주입 공정시에는 인(P) 이온을 사용하고 드레인 이온주입 공정시에는 비소(As) 이온을 사용한다. 소오스 라인의 형성이 이전 단계에서 이미 이루어진 상태이기 때문에, 드레인 DDD 이온주입 마스크와 드레인 이온주입 마스크를 별도로 사용할 필요 없이 동일한 마스크를 이용하여 DDD 구조의 드레인 라인(DL)을 형성할 수 있게 된다.Referring to FIG. 2C, a dielectric film, a second polysilicon layer for a control gate, and an antireflection film are formed over the entire structure. A lithography process and an etching process using the self-aligned etching mask 24 are performed to pattern the antireflection film to the tunnel oxide film. As a result, a stack gate structure in which the floating gate and the control gate are stacked is formed. During the self-aligned etching process, the semiconductor substrate exposed by etching the first polysilicon layer is protected during the etching process by the oxide film formed in the previous step. Thereafter, the photoresist film used in the self-alignment etching process is removed, and the drain line DL is formed by a drain DDD ion implantation process and a drain ion implantation process using a cell drain mask exposing the drain ion implantation region 25. Phosphorus (P) ions are used in the drain DDD ion implantation process and arsenic (As) ions are used in the drain ion implantation process. Since the source line is already formed in the previous step, the drain line DL of the DDD structure can be formed using the same mask without separately using the drain DDD ion implantation mask and the drain ion implantation mask.
여기까지 진행하면 스택 게이트 구조와 소오스 라인 및 드레인 라인이 형성된 상태가 된다. 이후, 전체구조 상에 절연막을 형성하고 스페이서 식각 공정을 실시하여 스택 게이트 구조 양측벽에 스페이서 절연막을 형성한 다음, 산화공정을 실시한다.Proceeding to this point, the stack gate structure, the source line, and the drain line are formed. Thereafter, an insulating film is formed on the entire structure, a spacer etching process is performed to form a spacer insulating film on both sidewalls of the stack gate structure, and then an oxidation process is performed.
도 2d를 참조하면, 전체 구조 상부에 셀렉트 게이트용 제 3 폴리실리콘층을 형성하고 셀렉트 게이트 마스크(26)를 이용한 리소그라피 공정 및 식각 공정으로 제 3 폴리실리콘층을 패터닝하므로써 스플리트 게이트형 플래쉬 메모리 소자가 완성되게 된다.Referring to FIG. 2D, a split gate type flash memory device is formed by forming a third polysilicon layer on the entire structure and patterning the third polysilicon layer by an lithography process and an etching process using the select gate mask 26. Will be completed.
상술한 바와 같이 본 발명에 의하면 마스크의 형태를 단순 변경하여 게이트 간의 브리지 발생을 방지할 수 있고, 플로팅 게이트 측벽에 스페이서 폴리실리콘층을 형성하므로써 게이트 커플링비를 증가시킬 수 있으므로 저전압 소자의 동작을 안정화시킬 수 있다. 또한, 소오스 라인 및 드레인 라인의 형성 공정을 별도의 공정 단계에서 실시하기 때문에, 드레인을 DDD 구조로 형성하기 위한 별도의 마스크 공정을 생략할 수 있어 소자 제조 공정을 단순화시킬 수 있다.As described above, according to the present invention, it is possible to prevent a bridge between gates by simply changing the shape of the mask and to increase the gate coupling ratio by forming a spacer polysilicon layer on the sidewall of the floating gate, thereby stabilizing operation of the low voltage device. You can. In addition, since the process of forming the source line and the drain line is performed in separate process steps, a separate mask process for forming the drain into the DDD structure can be omitted, thereby simplifying the device fabrication process.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0063899A KR100376270B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0063899A KR100376270B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061405A KR20010061405A (en) | 2001-07-07 |
| KR100376270B1 true KR100376270B1 (en) | 2003-03-17 |
Family
ID=19631218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0063899A KR100376270B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100376270B1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188426A (en) * | 1992-12-22 | 1994-07-08 | Toshiba Corp | Manufacture of nonvolatile semiconductor storage device |
| KR960006050A (en) * | 1994-07-28 | 1996-02-23 | 김주용 | Flash Y pyrom cell and manufacturing method thereof |
| US5702965A (en) * | 1995-06-24 | 1997-12-30 | Hyundai Electronics Industries Co., Ltd. | Flash memory cell and method of making the same |
| KR19990005859A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Word line formation method of flash memory device |
| US5872035A (en) * | 1996-06-29 | 1999-02-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming a floating gate in a flash memory device |
| US6063668A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Poly I spacer manufacturing process to eliminate polystringers in high density nand-type flash memory devices |
-
1999
- 1999-12-28 KR KR10-1999-0063899A patent/KR100376270B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188426A (en) * | 1992-12-22 | 1994-07-08 | Toshiba Corp | Manufacture of nonvolatile semiconductor storage device |
| KR960006050A (en) * | 1994-07-28 | 1996-02-23 | 김주용 | Flash Y pyrom cell and manufacturing method thereof |
| US5702965A (en) * | 1995-06-24 | 1997-12-30 | Hyundai Electronics Industries Co., Ltd. | Flash memory cell and method of making the same |
| US5872035A (en) * | 1996-06-29 | 1999-02-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming a floating gate in a flash memory device |
| KR19990005859A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Word line formation method of flash memory device |
| US6063668A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Poly I spacer manufacturing process to eliminate polystringers in high density nand-type flash memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061405A (en) | 2001-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100199381B1 (en) | Fabrication method of flash eeprom cell | |
| JP2005197708A (en) | Method for manufacturing split gate flash memory device | |
| KR100376270B1 (en) | Method of manufacturing a split gate type flash memory device | |
| KR20020001247A (en) | Method of manufacturing a flash memory cell | |
| KR100376269B1 (en) | Method of forming a flash memory device | |
| KR100399893B1 (en) | Method for fabricating analog device | |
| KR100317491B1 (en) | Method of manufacturing a flash memory device | |
| KR100558540B1 (en) | Method for fabricating semiconduntor device | |
| KR100321758B1 (en) | Method for fabricating semiconductor device | |
| KR100486120B1 (en) | Method for forming of mos transistor | |
| KR20070002605A (en) | Method for fabricating transistor of semiconductor device | |
| KR100314731B1 (en) | Method of manufacturing a multi bit flash memory device | |
| KR100368303B1 (en) | Method of manufacturing a semiconductor device | |
| KR100277892B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100356480B1 (en) | Method of manufacturing a flash memory cell | |
| KR100331859B1 (en) | Method for manufacturing of nonvolatile memory cell | |
| KR100525078B1 (en) | Method for forming a semiconductor device having a high power transistor and a low power transistor | |
| US7902079B2 (en) | Method for fabricating recess pattern in semiconductor device | |
| KR100575611B1 (en) | Method of fabricating EPROM cell | |
| KR100335777B1 (en) | Method for manufacturing flash eeprom cell | |
| KR100743996B1 (en) | Method for manufacturing flash memory device | |
| KR20000044878A (en) | Fabrication method of flash memory cell | |
| KR100314478B1 (en) | A method for forming a gate electrode of a semiconductor device | |
| KR20020048261A (en) | Method for forming a floating gate of a flash memory device | |
| KR20010108988A (en) | Method of manufacturing flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |