KR100314731B1 - Method of manufacturing a multi bit flash memory device - Google Patents
Method of manufacturing a multi bit flash memory device Download PDFInfo
- Publication number
- KR100314731B1 KR100314731B1 KR1019980045484A KR19980045484A KR100314731B1 KR 100314731 B1 KR100314731 B1 KR 100314731B1 KR 1019980045484 A KR1019980045484 A KR 1019980045484A KR 19980045484 A KR19980045484 A KR 19980045484A KR 100314731 B1 KR100314731 B1 KR 100314731B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- flash memory
- drain
- forming
- semiconductor substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 238000000059 patterning Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 멀티 비트 플래쉬 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a multi-bit flash memory device.
2. 발명이 이루고자하는 기술적 과제2. The technical problem of the invention
소오스 및 드레인 영역사이의 채널 부분이 대칭적으로 형성되기 때문에 다양한 정보를 처리하지 못하는 종래의 플래쉬 메모리 셀의 단점을 해결하고자 한다.Since the channel portion between the source and drain regions is formed symmetrically, it is intended to solve the disadvantage of the conventional flash memory cell that cannot process various information.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
스택 게이트 구조를 형성한 후 자기 정렬 소오스/드레인 식각 공정을 실시하여 소자 분리막의 노출된 부분을 제거하고, 스택 게이트 사이의 반도체 기판의 일부를 노출시키는 감광막 패턴을 형성한 후 이온 주입 공정을 실시하여 채널 부분이 비대칭적으로 형성된 소오스 및 드레인 영역을 형성한다.After forming the stack gate structure, a self-aligned source / drain etching process is performed to remove exposed portions of the device isolation layer, and a photoresist pattern is formed to expose a portion of the semiconductor substrate between the stack gates, followed by an ion implantation process. Channel portions form asymmetrically formed source and drain regions.
Description
본 발명은 플래쉬 메모리 셀(flash memory cell)의 제조 방법에 관한 것으로, 특히 소오스 및 드레인 사이의 채널 부분을 비대칭으로 형성하므로써 멀티-비트 셀(multi-bit cell)을 형성할 수 있는 플래쉬 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell, and more particularly to a flash memory device capable of forming a multi-bit cell by asymmetrically forming a channel portion between a source and a drain. It relates to a manufacturing method.
종래의 플래쉬 메모리 셀 제조 방법을 도 1을 참조하여 설명하면 다음과 같다. 반도체 기판(101)상의 선택된 영역에 필드 산화막(102)을 형성한다. 반도체 기판(101) 상부에 터널 산화막(103), 제 1 폴리실리콘막(104), 유전체막(105), 제 2 폴리실리콘막(106), 텅스텐 실리사이드막(107) 및 반사 방지막(108)을 순차적으로형성한 후 패터닝하여 스택 게이트 구조를 형성한다. 제 1 폴리실리콘막(104)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(106) 및 텅스텐 실리사이드막(107)의 폴리사이드는 콘트롤 게이트로 작용한다. 이때, 필드 산화막(102) 상부에는 제 2 폴리실리콘막(106), 텅스텐 실리사이드막(107) 및 반사 방지막(108)이 형성되며, 반도체 기판(101) 상부에 스택 게이트 구조를 형성하기 위한 패터닝 공정시 같이 패터닝되어 폴리사이드 구조의 콘트롤 게이트가 형성된다. 자기 정렬 소오스 마스크를 이용한 식각 공정을 실시하여 노출된 필드 산화막(102)을 제거한다. 1차 불순물 이온 주입 공정을 실시하여 소오스(110) 및 드레인(111) 영역을 형성한다. 스택 게이트 및 필드 산화막(102) 상부에 형성된 콘트롤 게이트 측벽에 스페이서(109)를 형성한다. 2차 불순물 이온 주입 공정을 실시하여 DDD(Double Doped Drain) 구조의 소오스(110) 및 드레인(111) 영역을 형성한다.A conventional flash memory cell manufacturing method will now be described with reference to FIG. 1. The field oxide film 102 is formed in the selected region on the semiconductor substrate 101. The tunnel oxide film 103, the first polysilicon film 104, the dielectric film 105, the second polysilicon film 106, the tungsten silicide film 107, and the anti-reflection film 108 are disposed on the semiconductor substrate 101. Formed sequentially and then patterned to form a stacked gate structure. The first polysilicon film 104 serves as a floating gate, and the polysides of the second polysilicon film 106 and the tungsten silicide film 107 serve as control gates. In this case, a second polysilicon layer 106, a tungsten silicide layer 107, and an antireflection layer 108 are formed on the field oxide layer 102, and a patterning process for forming a stack gate structure on the semiconductor substrate 101 is performed. Patterned as in time, a control gate having a polyside structure is formed. The exposed field oxide layer 102 is removed by performing an etching process using a self-aligned source mask. A primary impurity ion implantation process is performed to form the source 110 and drain 111 regions. The spacer 109 is formed on the sidewalls of the control gate formed on the stack gate and the field oxide layer 102. A second impurity ion implantation process is performed to form a source 110 and drain 111 region having a double doped drain (DDD) structure.
그런데, 이러한 공정에 의해 형성된 플래쉬 메모리 셀의 소오스 영역과 드레인 영역 사이의 채널 영역은 대칭적으로 형성된다. 이와 같이 대칭적으로 형성된 채널 영역을 흐르는 전류량은 동일하기 때문에 셀들이 하나의 상태만을 가질 수밖에 없어 다양한 정보를 처리하지 못하는 단점이 있다.However, the channel region between the source region and the drain region of the flash memory cell formed by this process is formed symmetrically. Since the amount of current flowing through the symmetrically formed channel region is the same, cells have only one state and thus have a disadvantage in that they cannot process various information.
따라서, 본 발명은 다양한 정보를 처리하기 위한 멀티 비트 셀을 형성할 수 있는 플래쉬 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory cell manufacturing method capable of forming a multi-bit cell for processing various information.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 선택된 영역에소자 분리막을 형성하는 단계와, 상기 반도체 기판 상부에 스택 게이트 구조를 형성하는 동시에 상기 소자 분리막 상부에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트를 식각 마스크로 하는 자기 정렬 소오스/드레인 식각 공정을 실시하여 상기 소자 분리막의 노출된 부분을 제거하는 단계와, 상기 스택 게이트 구조 사이의 반도체 기판의 소정 영역이 노출되도록 감광막 패턴을 형성한 후 1차 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역을 확정하는 단계와, 상기 감광막 패턴을 제거한 후 2차 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a device isolation film in a selected region on a semiconductor substrate, forming a stack gate structure on the semiconductor substrate, and simultaneously forming a control gate on the device isolation film; Performing a self-aligned source / drain etching process using the control gate as an etch mask to remove exposed portions of the device isolation layer, and forming a photoresist pattern to expose a predetermined region of the semiconductor substrate between the stack gate structures. And determining a source and a drain region by performing a first impurity ion implantation process, and performing a second impurity ion implantation process after removing the photoresist pattern to form a source and a drain region. do.
도 1은 종래의 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a method of manufacturing a conventional flash memory device.
도 2는 본 발명에 따른 멀티 비트 플래쉬 메모리 장치의 제조 방법에서 셀 게이트 식각 공정을 실시한 후의 레이아웃도.2 is a layout diagram after performing a cell gate etching process in the method of manufacturing a multi-bit flash memory device according to the present invention.
도 3은 본 발명에 따른 멀티 비트 플래쉬 메모리 장치의 제조 방법에서 자기 정렬 소오스/드레인 식각 공정을 실시한 후의 레이아웃도.3 is a layout view after performing a self-aligned source / drain etching process in the method of manufacturing a multi-bit flash memory device according to the present invention.
도 4(a) 내지 도 4(d)는 본 발명에 따른 멀티 비트 플래쉬 메모리 장치의 제조 방법을 설명하기 위해 도 1 및 도 2의 X-X' 라인을 따라 절취한 소자의 단면도.4 (a) to 4 (d) are cross-sectional views of devices taken along the line X-X 'of FIGS. 1 and 2 to illustrate a method of manufacturing a multi-bit flash memory device according to the present invention.
도 5(a) 및 도 5(b)는 도 1 및 도 2의 Y-Y' 라인을 따라 절취한 소자의 단면도.5 (a) and 5 (b) are cross-sectional views of the device taken along the line Y-Y 'of FIGS. 1 and 2;
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
101, 201 : 반도체 기판102, 202 : 필드 산화막101, 201: semiconductor substrate 102, 202: field oxide film
103, 203 : 터널 산화막104, 204 : 제 1 폴리실리콘막103 and 203 tunnel oxide films 104 and 204 first polysilicon films
105, 205 : 유전체막106, 206 : 제 2 폴리실리콘막105, 205: dielectric film 106, 206: second polysilicon film
107, 207 : 텅스텐 실리사이드막108, 208 : 반사 방지막107, 207: tungsten silicide film 108, 208: antireflection film
109, 212 : 스페이서110, 210 : 소오스 영역109, 212: spacer 110, 210: source region
111, 211 : 드레인 영역209 : 감광막 패턴111, 211: drain region 209: photoresist pattern
S : 소오스 영역D : 드레인 영역S: source region D: drain region
C : 콘트롤 게이트F : 플로팅 게이트C: Control Gate F: Floating Gate
I : 필드 산화막I: field oxide film
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 멀티 비트 플래쉬 메모리 장치의 제조 방법에서 셀 게이트 식각 공정을 실시한 후의 레이아웃이고, 도 3은 자기 정렬 소오스/드레인 식각 공정을 실시한 후의 레이아웃이다. 또한, 도 4(a) 내지 도 4(d)는 본 발명에 따른 멀티 비트 플래쉬 메모리 장치의 제조 방법을 설명하기 위해 도 1 및 도 2의 X-X' 라인을 따라 절취한 소자의 단면도이고, 도 5(a) 및 도 5(b)는 도 1 및 도 2의 Y-Y' 라인을 따라 절취한 소자의 단면도이다.2 is a layout after performing a cell gate etching process in the method of manufacturing a multi-bit flash memory device according to the present invention, and FIG. 3 is a layout after performing a self-aligned source / drain etching process. 4 (a) to 4 (d) are cross-sectional views of devices taken along the line XX 'of FIGS. 1 and 2 to explain a method of manufacturing a multi-bit flash memory device according to the present invention. 5A and 5B are cross-sectional views of devices taken along the line YY ′ of FIGS. 1 and 2.
도 2, 도 4(a) 및 도 5(a)를 참조하면, 반도체 기판(201)상의 선택된 영역에 필드 산화막(202)을 형성한다. 반도체 기판(201) 상부에 터널 산화막(203), 제 1폴리실리콘막(204), 유전체막(205), 제 2 폴리실리콘막(206), 텅스텐 실리사이드막(207) 및 반사 방지막(208)을 순차적으로 형성한 후 패터닝하여 스택 게이트 구조를 형성한다. 제 1 폴리실리콘막(204)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(206) 및 텅스텐 실리사이드막(207)의 폴리사이드는 콘트롤 게이트로 작용한다. 이때, 필드 산화막(202) 상부에는 제 2 폴리실리콘막(206), 텅스텐 실리사이드막(207) 및 반사 방지막(208)이 형성되며, 반도체 기판(201) 상부에 스택 게이트 구조를 형성하기 위한 패터닝 공정시 같이 패터닝되어 폴리사이드 구조의 콘트롤 게이트가 형성된다.2, 4A and 5A, a field oxide film 202 is formed in a selected region on a semiconductor substrate 201. The tunnel oxide film 203, the first polysilicon film 204, the dielectric film 205, the second polysilicon film 206, the tungsten silicide film 207, and the anti-reflection film 208 are disposed on the semiconductor substrate 201. After sequentially forming and patterning to form a stack gate structure. The first polysilicon film 204 serves as a floating gate, and the polysides of the second polysilicon film 206 and the tungsten silicide film 207 serve as control gates. In this case, a second polysilicon layer 206, a tungsten silicide layer 207, and an anti-reflection layer 208 are formed on the field oxide layer 202, and a patterning process for forming a stack gate structure on the semiconductor substrate 201 is performed. Patterned as in time, a control gate having a polyside structure is formed.
이와 같은 공정에 의해 형성된 도 2의 레이아웃을 참조하면, 소오스 영역(S) 뿐만 아니라 드레인 영역(D)에도 필드 산화막(I)이 형성된다. 참고로, 도면 부호 F는 플로팅 게이트, C는 콘트롤 게이트, S는 소오스 영역, D는 드레인 영역, I는 필드 산화막을 표시한다.Referring to the layout of FIG. 2 formed by such a process, the field oxide film I is formed not only in the source region S but also in the drain region D. FIG. For reference, F denotes a floating gate, C denotes a control gate, S denotes a source region, D denotes a drain region, and I denotes a field oxide film.
도 3, 도 4(b) 및 도 5(b)를 참조하면, 자기 정렬 소오스/드레인 식각 공정을 실시하여 소오스 영역(S) 및 드레인 영역(D)의 필드 산화막(I, 202)을 제거한다. 이와 같이 드레인 영역(D)의 필드 산화막(I, 202)을 식각할 수 있는 이유는 드레인 영역이 필드 산화막(I, 202)으로만 분리된 것이 아니라 게이트 라인으로도 분리되었기 때문이다.3, 4 (b) and 5 (b), a self-aligned source / drain etching process is performed to remove the field oxide films I and 202 of the source region S and the drain region D. FIG. . The reason why the field oxide films I and 202 can be etched in the drain region D is because the drain regions are separated not only into the field oxide films I and 202 but also into the gate lines.
도 4(c)를 참조하면, 전체 구조 상부에 감광막을 도포한 후 셀 소오스/드레인 마스크를 이용한 사진 및 식각 공정을 실시하여 감광막 패턴(209)을 형성한다. 감광막 패턴(209)은 게이트 전극 사이의 반도체 기판(201)의 일부분만을 노출시키도록 형성한다. 감광막 패턴(209)을 마스크로 1차 불순물 이온 주입 공정을 실시하여 소오스(210) 및 드레인 영역(211)을 형성한다.Referring to FIG. 4C, after the photoresist is coated on the entire structure, a photoresist pattern and an etching process using a cell source / drain mask are performed to form the photoresist pattern 209. The photoresist pattern 209 is formed to expose only a portion of the semiconductor substrate 201 between the gate electrodes. The source impurity ion implantation process is performed using the photoresist pattern 209 as a mask to form the source 210 and the drain region 211.
도 4(d)를 참조하면, 감광막 패턴(209)을 제거하고 전체 구조 상부에 산화막을 증착한 후 전면 식각 공정을 실시하여 스택 게이트 구조 측벽에 스페이서(212)를 형성한다. 2차 불순물 이온 주입 공정을 실시하여 DDD 구조의 소오스(210) 및 드레인 영역(211)을 형성한다.Referring to FIG. 4 (d), the photoresist pattern 209 is removed, an oxide film is deposited on the entire structure, and a front surface etching process is performed to form spacers 212 on the sidewalls of the stack gate structure. A secondary impurity ion implantation process is performed to form a source 210 and a drain region 211 having a DDD structure.
이러한 공정에 의해 셀을 형성하면 소오스 및 드레인 영역 사이의 채널 부분이 비대칭으로 형성되기 때문에 흐르는 전류량은 달라지게 된다. 따라서, 다양한 정보를 처리할 수 있는 멀티 비트 셀을 형성할 수 있다.When the cell is formed by this process, the channel portion between the source and drain regions is asymmetrically formed, so that the amount of current flowing varies. Therefore, it is possible to form a multi-bit cell capable of processing a variety of information.
상술한 바와 같이 본 발명에 따른 공정으로 셀을 형성할 경우 멀티 비트 셀을 구성할 수 있으며, 접합 영역의 필드 산화막을 식각할 때 마스크 공정을 실시하지 않기 때문에 공정을 단순화시킬 수 있고, 셀 면적을 상당히 줄일 수 있다.As described above, when the cell is formed by the process according to the present invention, a multi-bit cell can be configured, and since the mask process is not performed when etching the field oxide film in the junction region, the process can be simplified and the cell area can be reduced. Can be significantly reduced.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045484A KR100314731B1 (en) | 1998-10-28 | 1998-10-28 | Method of manufacturing a multi bit flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045484A KR100314731B1 (en) | 1998-10-28 | 1998-10-28 | Method of manufacturing a multi bit flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000027532A KR20000027532A (en) | 2000-05-15 |
| KR100314731B1 true KR100314731B1 (en) | 2002-06-20 |
Family
ID=19555866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045484A KR100314731B1 (en) | 1998-10-28 | 1998-10-28 | Method of manufacturing a multi bit flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100314731B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283536A (en) * | 1996-04-15 | 1997-10-31 | Nec Corp | Field-effect transistor and manufacturing method thereof |
| JPH09321155A (en) * | 1996-05-31 | 1997-12-12 | Nippon Steel Corp | Non-volatile semiconductor memory device and manufacture thereof |
-
1998
- 1998-10-28 KR KR1019980045484A patent/KR100314731B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283536A (en) * | 1996-04-15 | 1997-10-31 | Nec Corp | Field-effect transistor and manufacturing method thereof |
| JPH09321155A (en) * | 1996-05-31 | 1997-12-12 | Nippon Steel Corp | Non-volatile semiconductor memory device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000027532A (en) | 2000-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6197639B1 (en) | Method for manufacturing NOR-type flash memory device | |
| KR100339024B1 (en) | Sense amp. circuit for flash memory device | |
| KR100363840B1 (en) | A Method of manufacturing a flash memory device | |
| KR20020049929A (en) | Method of manufacturing a flash memory device | |
| KR20010065285A (en) | Method of manufacturing a flash memory cell | |
| KR100543637B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100314731B1 (en) | Method of manufacturing a multi bit flash memory device | |
| KR100642383B1 (en) | Flash memory device having improved erase efficiency and method of fabricating the same | |
| KR100317491B1 (en) | Method of manufacturing a flash memory device | |
| KR100321758B1 (en) | Method for fabricating semiconductor device | |
| KR20000004241A (en) | Method for forming common source lines of flash eeprom | |
| KR100519163B1 (en) | Manufacturing Method of Flash Memory Device_ | |
| US20230337425A1 (en) | Memory Structure And Method For Forming The Same | |
| KR100376270B1 (en) | Method of manufacturing a split gate type flash memory device | |
| KR100255147B1 (en) | Flash memory cell array and its manufacturing method | |
| KR0182974B1 (en) | Flash non-volatile semiconductor memory device and its manufacturing method | |
| KR19980038432A (en) | Contact hole formation method of semiconductor device | |
| KR100323873B1 (en) | Method of manufacturing a flash memory device | |
| KR100538065B1 (en) | Multi-bit flash memory device | |
| KR100447218B1 (en) | Structure of flash memory device and Method for manufacturing of the same | |
| KR100356480B1 (en) | Method of manufacturing a flash memory cell | |
| KR100277892B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100342823B1 (en) | Method of manufacturing a flash memory device | |
| KR100317494B1 (en) | Method of manufacturing a flash memory cell | |
| KR20030057879A (en) | Method of manufacturing a flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091028 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |