KR100363840B1 - A Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 셀렉트 게이트를 형성하기 위한 증착 공정시 층덮힘이 향상되고, 플로팅 게이트와 드레인 영역의 중첩 면적이 감소된다. 그러므로 층덮힘 향상에 따라 셀렉트 게이트의 자체 저항이 감소되어 소자의 동작 속도가 증대되고, 중첩 면적의 감소에 따라 F-N 터널링에 의한 소거 특성이 향상될 수 있다.The present invention relates to a method of manufacturing a flash memory device, and by forming an insulating layer spacer on both sidewalls of a gate electrode and forming a drain region, the layer covering is improved during the deposition process for forming the select gate, and the floating gate and the drain region are formed. The overlap area of is reduced. Therefore, the self-resistance of the select gate is reduced as the layer covering is improved, and the operation speed of the device is increased, and the erasing characteristic by F-N tunneling can be improved as the overlap area is reduced.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 스프리트형(Split Type) 메모리 셀의 동작 속도 및 소거 특성을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of improving an operation speed and an erase characteristic of a split type memory cell.
일반적으로 플래쉬 메모리 셀은 게이트 전극이 가지는 형태에 따라 적층형(Stack Type)과 스프리트형으로 구분되는데, 스프리트형의 게이트 전극을 갖는 플래쉬 메모리 셀로 이루어지는 종래 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.In general, a flash memory cell is classified into a stack type and a split type according to a shape of a gate electrode. A method of manufacturing a conventional flash memory device including a flash memory cell having a split gate electrode is as follows.
도 1a 내지 도 1g는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2를 참조하여 설명하기로 한다.1A to 1G are cross-sectional views of devices for describing a method of manufacturing a conventional flash memory device, which will be described with reference to FIG. 2.
도 1a는 반도체 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극상에 보호막(6) 및 반사 방지막(7)을 순차적으로 형성한 상태의 단면도로서, 상기 보호막(6)은 TEOS와 같은 산화막으로 형성하며, 상기 반사 방지막(7)은 산화질화막으로 형성한다.FIG. 1A illustrates a gate electrode having a structure in which a tunnel oxide film 2, a floating gate 3, a dielectric film 4, and a control gate 5 are stacked on a semiconductor substrate 1, and then a protective film on the gate electrode. (6) and the anti-reflection film 7 are sectional views sequentially formed, wherein the protective film 6 is formed of an oxide film such as TEOS, and the anti-reflection film 7 is formed of an oxynitride film.
도 1b는 전체 상부면에 제 1 감광막(8)을 형성한 후 DDD(Double Dopped Drain) 구조의 드레인 영역을 형성하기 위하여 드레인 영역이 형성될 부분의 상기 반도체 기판(1)이 노출되도록 상기 제 1 감광막(8)을 패터닝하고 노출된 부분의 반도체 기판(1)에 인(Ph)과 같은 불순물 이온을 주입하는 상태의 단면도이다.FIG. 1B illustrates that the semiconductor substrate 1 of the portion where the drain region is to be exposed is formed to form a drain region having a double doped drain (DDD) structure after forming the first photoresist film 8 on the entire upper surface thereof. It is sectional drawing of the state which patterned the photosensitive film | membrane 8, and injects the impurity ion like phosphorus (Ph) into the exposed semiconductor substrate 1. FIG.
도 1c는 상기 제 1 감광막(8)을 제거한 후 전체 상부면에 제 2 감광막(9)을 형성하고 상기 드레인 영역 및 소오스 영역이 형성될 부분의 반도체 기판(1)이 노출되도록 상기 제 2 감광막(9)을 패터닝한 다음 노출된 반도체 기판(1)에 비소(As)와 같은 불순물 이온을 주입하여 소오스 영역(10A) 및 드레인 영역(10B)을 각각 형성한 상태의 단면도로서, 상기 도 1b의 불순물 이온 주입에 의해 드레인 영역(10B)은 DDD 구조를 갖게 된다.In FIG. 1C, after the first photoresist layer 8 is removed, the second photoresist layer 9 is formed on the entire upper surface of the second photoresist layer 9 so that the semiconductor substrate 1 of the portion where the drain region and the source region are to be formed is exposed. 9 is a cross-sectional view of the source region 10A and the drain region 10B formed by implanting impurity ions such as arsenic (As) into the exposed semiconductor substrate 1, respectively, as shown in FIG. By ion implantation, the drain region 10B has a DDD structure.
도 1d는 상기 제 2 감광막(9)을 제거한 후 산화 공정을 진행하여 상기 플로팅 게이트(3) 및 콘트롤 게이트(5)의 측벽 및 노출된 반도체 기판(1)의 표면에 산화막(11)이 성장되도록 한 다음 전체 상부면에 절연막(12)을 형성한 상태의 단면도로서, 상기 산화 공정시 상기 소오스 및 드레인 영역(10A 및 10B)의 표면에는 주입된 이온에 의해 다른 부분보다 두꺼운 산화막(11)이 성장된다.FIG. 1D illustrates that the oxide film 11 is grown on the sidewalls of the floating gate 3 and the control gate 5 and the exposed surface of the semiconductor substrate 1 by removing the second photoresist film 9. After that, the insulating film 12 is formed on the entire upper surface. An oxide film 11 thicker than other portions is grown on the surface of the source and drain regions 10A and 10B by the implanted ions during the oxidation process. do.
도 1e는 전체 상부면에 제 3 감광막(13)을 형성한 후 상기 드레인 영역(10B)을 포함하는 일부분에만 감광막이 잔류되도록 상기 제 3 감광막(13)을 패터닝하고 노출된 부분의 상기 절연막(12)을 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(12A)가 형성되도록 한 상태의 단면도이다.FIG. 1E illustrates that the third photoresist layer 13 is patterned so that the photoresist remains only in a portion including the drain region 10B after the third photoresist layer 13 is formed on the entire upper surface. ) Is etched to form an insulating film spacer 12A on the sidewall of the gate electrode.
도 1f는 상기 반도체 기판(1)의 표면에 잔류된 산화막(11) 및 상기 제 3 감광막(13)을 순차적으로 제거한 후 노출된 부분의 상기 반도체 기판(1)상에 셀렉트 게이트 산화막(14)을 형성한 상태의 단면도이다.FIG. 1F sequentially removes the oxide film 11 and the third photosensitive film 13 remaining on the surface of the semiconductor substrate 1, and then selects the select gate oxide film 14 on the exposed semiconductor substrate 1. It is sectional drawing of the state formed.
도 1g는 전체 상부면에 폴리실리콘 및 텅스텐 실리사이드를 순차적으로 증착하여 폴리실리콘층(15) 및 텅스텐 실리사이드층(16)으로 이루어진 셀렉트 게이트를 형성한 상태의 단면도로서, 도 2의 A1 - A2 부분을 절취한 상태가 도시된다.FIG. 1G is a cross-sectional view of a state in which a select gate including polysilicon layer 15 and tungsten silicide layer 16 is formed by sequentially depositing polysilicon and tungsten silicide on the entire upper surface. The cut out state is shown.
참고적으로, 도 2에서 설명되지 않은 도면 부호 40은 소자분리막을 형성하기 위한 마스크이며, 41은 플로팅 게이트를 형성하기 위한 폴리실리콘층을 패터닝하기 위한 마스크이다.For reference, reference numeral 40, which is not described in FIG. 2, is a mask for forming an isolation layer, and 41 is a mask for patterning a polysilicon layer for forming a floating gate.
그런데 상기와 같은 종래의 방법은 다음과 같은 문제점을 가진다.However, the conventional method as described above has the following problems.
첫째, 상기 공정에 따르면 상기 절연막 스페이서(12A)를 형성하기 위한 마스크(Mask) 공정시 상기 드레인 영역(10B)과 상기 드레인 영역(10B)의 양측부에 형성된 게이트 전극의 일부에만 상기 제 3 감광막(13)이 잔류된다. 그러므로 상기 게이트 전극간의 거리가 약 0.44㎛인 소자의 경우 잔류된 상기 절연막(12)에 의해 상기 게이트 전극간의 공간은 0.15㎛ 정도로 감소된다. 따라서 상기 텅스텐 실리사이드층(16)을 형성하기 위한 증착 공정시 오버행(Over hang)이 발생되어 층덮힘 불량이 유발되는데, 이러한 현상은 상기 절연막 스페이서(12A)가 형성되지 않은 부분에서 심하게 발생되어 상기 텅스텐 실리사이드층(16)의 두께 불균일 및 단선을 초래한다. 또한, 이와 같이 불량하게 형성된 텅스텐 실리사이드층(16)은 후속 열처리시산화에 의해 단선된다. 따라서 이와 같은 문제점으로 인해 상기 셀렉트 게이트(워드라인)의 자체 저항(Rs)이 증가되고, 이에 의해 셀렉트 게이트 바이어스가 원하는 시간(0.6㎛의 경우 90nsec)내에 전달되지 못하는 시간지연이 발생되어 소자의 수율이 감소된다.First, according to the above process, only a part of the gate electrode formed on both sides of the drain region 10B and the drain region 10B during the mask process for forming the insulating film spacer 12A may be formed on the third photoresist film. 13) remains. Therefore, in the case of a device having a distance between the gate electrodes of about 0.44 μm, the space between the gate electrodes is reduced by about 0.15 μm by the remaining insulating film 12. As a result, an overhang occurs in the deposition process for forming the tungsten silicide layer 16, thereby causing a layer covering defect. This phenomenon is severely generated at a portion where the insulating layer spacer 12A is not formed, thereby causing the tungsten to be removed. This causes uneven thickness and disconnection of the silicide layer 16. In addition, the poorly formed tungsten silicide layer 16 is disconnected by subsequent heat treatment oxidation. Therefore, due to this problem, the self-resistance Rs of the select gate (word line) is increased, thereby causing a time delay in which the select gate bias cannot be delivered within a desired time (90 nsec in the case of 0.6 µm). Is reduced.
참고로, 상기 제 3 감광막(13)을 상기 드레인 영역(10B)이 노출되도록 패터닝할 경우에는 상기 산화막(11)을 제거하기 위한 식각 공정시 절연막 스페이서의 하부로 BOE와 같은 식각제가 침투하여 언더컷(Under-cut)이 유발되고, 이에 의해 노출된 플로팅 게이트(3) 및 콘트롤 게이트(5)가 상기 셀렉트 게이트와 접촉되는 문제가 발생된다.For reference, when the third photoresist layer 13 is patterned to expose the drain region 10B, an etching agent such as BOE penetrates under the insulating layer spacer during the etching process for removing the oxide layer 11 to undercut ( Under-cut is caused, thereby causing the problem that the exposed floating gate 3 and the control gate 5 are in contact with the select gate.
둘째, 상기 플래쉬 메모리 셀은 상기 콘트롤 게이트(5)에 인가되는 전위와 상기 드레인 영역(10B)에 인가되는 전위의 차에 의해 발생되는 전계를 이용하는 F-N 터널링(Tunneling) 방식에 의해 소거된다. 그러므로 상기 플로팅 게이트(3)와 드레인 영역(10B)의 중첩면적이 적을 수록 양호한 소거특성을 갖게 된다. 즉, 전계는 면적이 적을 수록 증가되고 터널링 효과는 상대적으로 증가되어 양호한 소거 특성을 갖게 된다. 그러나 종래의 메모리 셀은 상기 플로팅 게이트(3)와 상기 드레인 영역(10B)의 중첩 면적이 약 0.145㎛ 정도로 넓기 때문에 소거 특성이 불량하며, 현재 상기와 같은 벙법으로 중첩 면적을 감소시키기 어려운 실정이다.Second, the flash memory cell is erased by an F-N tunneling method using an electric field generated by the difference between the potential applied to the control gate 5 and the potential applied to the drain region 10B. Therefore, the smaller the overlap area between the floating gate 3 and the drain region 10B, the better the erase characteristic. In other words, the electric field is increased as the area is smaller and the tunneling effect is relatively increased to have good erase characteristics. However, since the overlapping area of the floating gate 3 and the drain region 10B is about 0.145 μm wide, the conventional memory cell has poor erase characteristics, and it is difficult to reduce the overlap area by the above method.
따라서 본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device capable of solving the above-mentioned disadvantages by forming an insulating film spacer on both sidewalls of a gate electrode and then forming a drain region.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와, 소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 1 마스크를 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트의 측벽에 산화막이 형성되도록 한 다음 전체 상부면에 절연막을 형성하는 단계와, 상기 절연막상에 제 2 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와, 상기 제 2 마스크를 제거한 후 드레인 영역이 형성될 부분의 반도체 기판이 노출되도록 제 3 마스크를 형성하고 이온 주입 공정을 실시하는 단계와, 상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하며, 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와, 소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 1 마스크를 제거한 후 상기 플로팅 게이트및 콘트롤 게이트의 측벽에 산화막이 형성되도록 산화 공정을 실시하는 단계와, 드레인 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 2 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 2 마스크를 제거한 후 열처리하고 전체 상부면에 절연막을 형성하는 단계와, 상기 절연막상에 제 3 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와, 상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention for achieving the above object is to form a gate electrode in which a tunnel oxide film, a floating gate, a dielectric film and a control gate are stacked on a semiconductor substrate, and a protective film and an antireflection film on the gate electrode. Sequentially forming the photoresist, forming a first mask to expose the semiconductor substrate in a portion where the source region is to be formed, and performing an ion implantation process, and removing the first mask and then removing the floating gate and the control gate. Forming an insulating film on the entire upper surface of the oxide film on a sidewall of the insulating film; forming a second mask on the insulating film, and then etching the entire surface of the exposed insulating film to form an insulating film on both sidewalls of the gate electrode. And a drain region after removing the second mask. Forming a third mask and performing an ion implantation process so as to expose the semiconductor substrate of the portion to be formed; forming a select gate oxide film on the exposed semiconductor substrate after removing the third mask, and forming a select gate on the select gate oxide film. And forming a gate electrode on which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked on a semiconductor substrate. Sequentially forming a protective film and an anti-reflection film on an electrode, forming a first mask to expose the semiconductor substrate in a portion where a source region is to be formed, and then performing an ion implantation process, and removing the first mask. After that, an oxide film is formed on sidewalls of the floating gate and the control gate. Performing an oxidation process so as to form an oxide layer, forming a second mask to expose the semiconductor substrate in a portion where the drain region is to be formed, and then performing an ion implantation process; Forming an insulating film on a surface, forming a third mask on the insulating film, and then etching the entire surface of the exposed insulating film to form insulating film spacers on both sidewalls of the gate electrode; And removing select to form a select gate oxide film on the exposed semiconductor substrate and forming a select gate on the select gate oxide film.
도 1a 내지 1g는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1G are cross-sectional views of a device for explaining a method of manufacturing a conventional flash memory device.
도 2는 종래의 플래쉬 메모리 소자를 설명하기 위한 레이-아웃도.2 is a layout diagram for explaining a conventional flash memory device.
도 3a 내지 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.3A to 3G are cross-sectional views of a device for explaining a method of manufacturing a flash memory device according to the present invention.
도 4는 본 발명에 따른 플래쉬 메모리 소자를 설명하기 위한 레이-아웃도.4 is a layout view illustrating a flash memory device according to the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
1 및 21: 반도체 기판 2 및 22: 터널 산화막1 and 21: semiconductor substrates 2 and 22: tunnel oxide film
3 및 23: 플로팅 게이트 4 및 24: 유전체막3 and 23: floating gates 4 and 24: dielectric film
5 및 25: 콘트롤 게이트 6 및 26: 보호막5 and 25: control gates 6 and 26: protective film
7 및 27: 반사 방지막 8 및 28: 제 1 감광막7 and 27: antireflection film 8 and 28: first photosensitive film
9 및 32: 제 2 감광막 10A 및 29A: 소오스 영역9 and 32: second photoresist 10A and 29A: source region
10B 및 29B: 드레인 영역 11 및 30: 산화막10B and 29B: drain regions 11 and 30: oxide film
12 및 31: 절연층 12A 및 31A: 절연막 스페이서12 and 31: insulating layer 12A and 31A: insulating film spacer
13: 제 3 감광막 14 및 33: 셀렉트 게이트 산화막13: third photosensitive film 14 and 33: select gate oxide film
15 및 34: 폴리실리콘층 16 및 35: 텅스텐 실리사이드층15 and 34 polysilicon layers 16 and 35 tungsten silicide layers
40, 41, 50, 51 및 52: 마스크40, 41, 50, 51, and 52: mask
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3a 내지 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 4를 참조하여 설명하면 다음과 같다.3A to 3G are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to the present invention, which will be described below with reference to FIG. 4.
도 3a는 반도체 기판(21)상에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24) 및 콘트롤 게이트(25)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극상에 보호막(26) 및 반사 방지막(27)을 순차적으로 형성한 상태의 단면도로서, 상기 보호막(26)은 TEOS와 같은 산화막으로 형성하며, 상기 반사 방지막(27)은 산화질화막으로 형성한다.3A illustrates a gate electrode having a structure in which a tunnel oxide film 22, a floating gate 23, a dielectric film 24, and a control gate 25 are stacked on a semiconductor substrate 21, and then a protective film on the gate electrode. (26) and the anti-reflection film 27 are formed in a cross sectional view. The protective film 26 is formed of an oxide film such as TEOS, and the anti-reflection film 27 is formed of an oxynitride film.
도 3b는 전체 상부면에 제 1 감광막(28)을 형성한 후 소오스 영역이 형성될 부분의 상기 반도체 기판(21)이 노출되도록 상기 제 1 감광막(28)을 패터닝하고 노출된 상기 반도체 기판(21)에 비소(As)와 같은 불순물 이온을 주입하여 소오스 영역(29A)을 형성한 상태의 단면도이다.3B illustrates that the first photoresist layer 28 is formed on the entire upper surface thereof, and then the first photoresist layer 28 is patterned to expose the semiconductor substrate 21 in the portion where the source region is to be formed. ) Is a cross-sectional view of a source region 29A formed by implanting impurity ions such as arsenic (As) into the.
도 3c는 상기 제 1 감광막(28)을 제거한 후 산화 공정을 진행하여 상기 플로팅 게이트(23) 및 콘트롤 게이트(25)의 측벽 및 노출된 반도체 기판(21)의 표면에 산화막(30)이 성장되도록 한 다음 전체 상부면에 질화막과 같은 절연막(31)을 형성한 상태의 단면도로서, 상기 산화 공정시 상기 소오스 영역(29A)의 표면에는 주입된 이온에 의해 다른 부분보다 두꺼운 산화막(30)이 성장된다.3C illustrates that the oxide film 30 is grown on the sidewalls of the floating gate 23 and the control gate 25 and the exposed surface of the semiconductor substrate 21 by removing the first photoresist film 28 and then performing an oxidation process. Next, a cross-sectional view of an insulating film 31 such as a nitride film is formed on the entire upper surface. An oxide film 30 thicker than other portions is grown on the surface of the source region 29A by the implanted ions during the oxidation process. .
도 3d는 상기 절연막(31)을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)를 형성한 상태의 단면도로서, 이때 도 4에 도시된 바와 같이 소오스 영역(29A), 셀렉트 채널 및 게이트 전극 부분이 노출되도록 마스크(52)를 형성한다.FIG. 3D is a cross-sectional view of the insulating layer 31 having the entire surface etched to form insulating layer spacers 31A on both sidewalls of the gate electrode. As shown in FIG. 4, the source region 29A, the select channel, and the gate are illustrated. The mask 52 is formed to expose the electrode portion.
도 3e는 상기 반도체 기판(21)상에 잔류된 상기 산화막(30) 및 상기 마스크(52)를 제거한 후 전체 상부면에 제 2 감광막(32)을 형성하고 드레인 영역의 상기 반도체 기판(21)이 노출되도록 상기 제 2 감광막(32)을 패터닝한 다음 노출된 부분의 상기 반도체 기판(21)에 불순물 이온을 주입하여 DDD 구조를 갖는 드레인 영역(29B)을 형성한 상태의 단면도이다.In FIG. 3E, after the oxide film 30 and the mask 52 remaining on the semiconductor substrate 21 are removed, the second photoresist film 32 is formed on the entire upper surface of the semiconductor substrate 21. The second photoresist layer 32 is patterned so as to be exposed, and then impurity ions are implanted into the exposed portion of the semiconductor substrate 21 to form a drain region 29B having a DDD structure.
도 3f는 상기 제 2 감광막(32)을 제거한 후 상기 반도체 기판(21)에 셀렉트 게이트 산화막(33)을 형성한 상태의 단면도이다.3F is a cross-sectional view of a state in which the select gate oxide film 33 is formed on the semiconductor substrate 21 after the second photosensitive film 32 is removed.
도 3g는 전체 상부면에 폴리실리콘 및 텅스텐 실리사이드를 순차적으로 증착하여 폴리실리콘층(34) 및 텅스텐 실리사이드층(35)으로 이루어진 셀렉트 게이트를형성한 상태의 단면도로서, 도 4의 B1 - B2 부분을 절취한 상태가 도시된다.FIG. 3G is a cross-sectional view of a polysilicon layer and a tungsten silicide deposited on the entire upper surface in order to form a select gate including a polysilicon layer 34 and a tungsten silicide layer 35. FIG. The cut out state is shown.
참고적으로, 도 4에서 설명되지 않은 도면 부호 50은 소자분리막을 형성하기 위한 마스크이며, 51은 플로팅 게이트를 형성하기 위한 폴리실리콘층을 패터닝하기 위한 마스크이다.For reference, reference numeral 50, which is not described in FIG. 4, is a mask for forming an isolation layer, and 51 is a mask for patterning a polysilicon layer for forming a floating gate.
상기와 같이 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)가 형성되도록 하므로써 상기 텅스텐 실리사이드 증착시 층덮힘이 양호해져 균일한 두께의 선폭을 얻을 수 있으며, 상기 셀렉트 게이트를 형성하기 위한 패터닝 공정시 브릿지(Bridge) 방지를 위해 실시하는 스트링거(Stringer) 제거 공정에서 다소 과도한 식각이 진행되어 언더컷이 발생되더라도 안정적인 워드라인 저항을 얻을 수 있다. 워드라인 저항이 낮은 메모리 셀을 형성하면 시간지연으로 인한 불량을 방지할 수 있다. 현재 0.6㎛의 선폭을 갖는 메모리 셀의 경우 워드라인 저항이 30 내지 100Ω/?정도로 나타나지만, 본 발명에 따르면 워드라인 저항을 20Ω/?이하로 감소시킬 수 있다.As described above, the insulating layer spacers 31A are formed on both sidewalls of the gate electrode, so that the layer covering is good when the tungsten silicide is deposited, thereby obtaining a line width having a uniform thickness, and a bridge during the patterning process for forming the select gate. In the stringer removal process performed to prevent the bridge, even excessive etching is performed to obtain stable word line resistance even when an undercut occurs. Forming a memory cell with a low word line resistance can prevent failure due to time delay. In the case of a memory cell having a line width of 0.6 [mu] m, the word line resistance is about 30 to 100 [mu] s / ?, but according to the present invention, the word line resistance can be reduced below 20 [mu] s / [mu].
또한, 본 발명은 절연막 스페이서(31A)를 형성한 후 드레인 영역(29B)을 형성하므로써 플로팅 게이트(23)와 드레인 영역(29B)의 중첩 면적이 종래보다 감소되어 소거 특성이 향상될 수 있으며, 상기 산화막(30)을 형성한 후 드레인 영역(29B)을 형성하므로써 열처리 단계가 종래보다 감소되어 드레인 영역(29B)의 자체 저항도 감소된다. 따라서 이에 따른 소자의 특성 향상이 기대된다.In addition, according to the present invention, since the drain region 29B is formed after the insulating film spacer 31A is formed, the overlapping area of the floating gate 23 and the drain region 29B is reduced compared to the conventional art, and the erase characteristic can be improved. By forming the drain region 29B after the oxide film 30 is formed, the heat treatment step is reduced compared to the prior art, and the self-resistance of the drain region 29B is also reduced. Accordingly, the improvement of the characteristics of the device is expected.
상기한 바와 같이 본 발명은 플로팅 게이트(23)와 드레인 영역(29B)의 중첩 면적이 감소되도록 하여 소거 특성이 향상되도록 한다. 그러나 본 발명을 이용할경우 상기 절연막 스페이서(31A)의 크기가 증가되어 플로팅 게이트(23)와 드레인 영역(29B)의 중첩이 이루어지지 않을 수도 있는데, 이러한 경우에는 소거 동작이 이루어질 수 없기 때문에 본 발명은 다음과 같은 다른 실시예를 제공한다.As described above, the present invention allows the overlapping area of the floating gate 23 and the drain region 29B to be reduced, thereby improving the erase characteristic. However, when the present invention is used, the size of the insulating layer spacer 31A may be increased so that the overlapping of the floating gate 23 and the drain region 29B may not be performed. In this case, the erase operation cannot be performed. Another embodiment is provided as follows.
먼저, 상기 도 3a 내지 도 3c의 설명에 따라 상기 산화막(30) 형성 공정까지 실시한다. 그리고 상기 도 3E에 도시된 바와 같이 상기 드레인 영역(29B)을 형성한다. 상기와 같이 드레인 영역(29B)이 형성되면 열처리를 실시하고 상기 도 3C에 도시된 바와 같이 절연막(31)을 형성한 다음 전면식각하여 도 3D에 도시된 바와 같이 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)가 형성되도록 한다. 이후 상기 반도체 기판(21)상에 잔류된 상기 산화막(30) 및 상기 전면식각 공정시 이용된 마스크(52)를 제거하고 도 3F 및 3G에 도시된 바와 같이 셀렉트 게이트 산화막(33) 및 셀렉트 게이트를 형성한다.First, the process of forming the oxide film 30 is performed according to the description of FIGS. 3A to 3C. As shown in FIG. 3E, the drain region 29B is formed. As described above, when the drain region 29B is formed, heat treatment is performed, and an insulating film 31 is formed as shown in FIG. 3C. Then, an entire surface is etched to form an insulating film spacer on both sidewalls of the gate electrode as shown in FIG. 3D. Let 31A be formed. Thereafter, the oxide film 30 remaining on the semiconductor substrate 21 and the mask 52 used in the entire surface etching process are removed, and the select gate oxide film 33 and the select gate are removed as shown in FIGS. 3F and 3G. Form.
상술한 바와 같이 본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 첫째, 게이트 전극 측벽의 경사도를 감소시킬 수 있으며, 둘째, 플로팅 게이트와 드레인 영역의 중첩 면적이 감소되며, 셋째, 채널 길이의 증가를 이룰 수 있다. 따라서 게이트 전극 측벽의 경사도 감소에 의해 셀렉트 게이트를 형성하기 위한 텅스텐 실리사이드의 증착시 층덮힘이 양호해지고, 이에 따라 셀렉트 게이트(워드라인)의 자체저항이 효과적으로 감소되어 시간지연으로 인한 불량의 발생이 방지된다. 그리고 플로팅 게이트와 드레인 영역의 중첩 면적의 감소에 따라 메모리 셀의 소거 특성이 향상되며, 이에 따른 소자의 수율 증대가 기대된다. 또한, 채널 길이의 증가는 고집적 소자의 펀치-쓰루우(Punch-Through) 특성을 개선할 수 있는 효과를 얻는다.As described above, the present invention forms the drain region after forming the insulating film spacers on both sidewalls of the gate electrode. First, the inclination of the sidewall of the gate electrode can be reduced, and the overlapping area between the floating gate and the drain region is reduced. Third, an increase in channel length can be achieved. Therefore, the layer covering is improved during deposition of tungsten silicide to form the select gate by decreasing the slope of the gate electrode sidewall, thereby effectively reducing the self-resistance of the select gate (word line), thereby preventing occurrence of defects due to time delay. do. As the overlapping area between the floating gate and the drain region is reduced, the erase characteristic of the memory cell is improved, and thus, the yield of the device is expected to increase. In addition, the increase in the channel length has the effect of improving the punch-through characteristics of the highly integrated device.
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|---|---|---|---|---|
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| JP3523746B2 (en) * | 1996-03-14 | 2004-04-26 | 株式会社東芝 | Method for manufacturing semiconductor memory device |
| JPH09293842A (en) * | 1996-04-26 | 1997-11-11 | Ricoh Co Ltd | Semiconductor memory device manufacturing method |
| JPH1022482A (en) * | 1996-04-30 | 1998-01-23 | Ricoh Co Ltd | Nonvolatile semiconductor storage device and manufacture thereof |
| JPH09321255A (en) * | 1996-05-31 | 1997-12-12 | Ricoh Co Ltd | Manufacturing nonvolatile semiconductor memory device |
| JP3611403B2 (en) * | 1996-06-19 | 2005-01-19 | 株式会社リコー | Manufacturing method of semiconductor memory device |
| JPH1022404A (en) * | 1996-06-27 | 1998-01-23 | Ricoh Co Ltd | Manufacture of split gate type semiconductor device |
| JPH1050867A (en) * | 1996-07-30 | 1998-02-20 | Ricoh Co Ltd | Non-volatile semiconductor memory and method of manufacturing the same |
| JPH1065027A (en) * | 1996-08-21 | 1998-03-06 | Ricoh Co Ltd | Semiconductor nonvolatile memory device |
| JPH10116925A (en) * | 1996-10-09 | 1998-05-06 | Ricoh Co Ltd | Non-volatile semiconductor memory and manufacture thereof |
| KR100227625B1 (en) * | 1996-11-04 | 1999-11-01 | 김영환 | Producing method of test pattern for semiconductor device |
| JPH10242436A (en) * | 1996-12-26 | 1998-09-11 | Ricoh Co Ltd | Semiconductor storage device and its manufacture |
| TW340958B (en) * | 1997-02-25 | 1998-09-21 | Winbond Electronics Corp | The producing method for self-aligned isolating gate flash memory unit |
| JP3909941B2 (en) * | 1997-06-27 | 2007-04-25 | 株式会社リコー | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP3613312B2 (en) * | 1997-08-06 | 2005-01-26 | 富士通株式会社 | Manufacturing method of semiconductor device |
| JPH11150251A (en) * | 1997-11-19 | 1999-06-02 | Ricoh Co Ltd | Semiconductor storage and its manufacturing method |
| TW363230B (en) * | 1997-12-26 | 1999-07-01 | Taiwan Semiconductor Mfg Co Ltd | Manufacturing method for the flash memory cell with split-gate |
| JP3483460B2 (en) * | 1998-03-09 | 2004-01-06 | 株式会社リコー | Method for manufacturing semiconductor memory device |
| JPH11265994A (en) * | 1998-03-17 | 1999-09-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| US6259131B1 (en) * | 1998-05-27 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Poly tip and self aligned source for split-gate flash cell |
| US6180461B1 (en) * | 1998-08-03 | 2001-01-30 | Halo Lsi Design & Device Technology, Inc. | Double sidewall short channel split gate flash memory |
| US6037223A (en) * | 1998-10-23 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack gate flash memory cell featuring symmetric self aligned contact structures |
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