KR20030001912A - Method for manufacturing a flash memory cell - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히, 유효 채널 길이를 효과적으로 확보할 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell, and more particularly, to a method of manufacturing a flash memory cell capable of effectively securing an effective channel length.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴의 폭이 미세하게 감소되고, 이에 따라 소자의 전기적 특성 저하에 관한 여러가지 문제점이 발생된다.In general, as the semiconductor device is highly integrated, the width of the pattern is finely reduced, thereby causing various problems related to deterioration of the electrical characteristics of the device.
그 중 게이트 전극의 폭 감소에 따른 채널 길이의 감소는 플래쉬 메모리 소자의 제조에 많은 문제점을 야기시키는데, 그러면 종래 플래쉬 메모리 셀의 제조 공정을 통해 문제점을 살펴보기로 한다.Among them, the decrease in the channel length due to the decrease in the width of the gate electrode causes many problems in the manufacture of the flash memory device. Then, the problem will be described through the manufacturing process of the conventional flash memory cell.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a method of manufacturing a conventional flash memory cell.
도 1a는 소자분리막이 형성된 반도체 기판(1)상에 터널 산화막(2) 및 제 1 폴리실리콘층(3)을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(3)를 형성한 상태의 단면도로서, 상기 플로팅 게이트(3)는 Y 방향으로 패터닝된다.FIG. 1A is a cross-sectional view of a tunnel oxide film 2 and a first polysilicon layer 3 sequentially formed on a semiconductor substrate 1 on which an isolation layer is formed, and then patterned to form a floating gate 3. The floating gate 3 is patterned in the Y direction.
도 1b는 전체 상부면에 유전체막(4), 제 2 폴리실리콘층(5), 텅스텐 실리사이드층(6) 및 절연막(7)을 순차적으로 형성한 후 자기정렬식각(Self Align Etch)방법으로 상기 절연막(7), 텅스텐 실리사이드층(6), 제 2 폴리실리콘층(5) 및 유전체막(4)을 순차적으로 패터닝하여 제 2 폴리실리콘층(5) 및 텅스텐 실리사이드층(6)으로 이루어지는 콘트롤 게이트(6a)를 형성한 상태의 단면도로서, 상기 콘트롤 게이트(6a)는 X 방향으로 패터닝된다.FIG. 1B sequentially forms the dielectric film 4, the second polysilicon layer 5, the tungsten silicide layer 6, and the insulating film 7 on the entire upper surface thereof, and then uses the Self Align Etch method. A control gate comprising a second polysilicon layer 5 and a tungsten silicide layer 6 by sequentially patterning the insulating film 7, the tungsten silicide layer 6, the second polysilicon layer 5, and the dielectric film 4. A sectional view of a state in which 6a is formed, wherein the control gate 6a is patterned in the X direction.
도 1c는 노출된 반도체 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인 영역(8 및 9)을 각각 형성한 후 주입된 불순물 이온을 활성화시켜 데이터 저장 능력이 향상되도록 열처리한 상태의 단면도이다.FIG. 1C is a cross-sectional view of a state in which impurity ions are implanted into the exposed semiconductor substrate 1 to form source and drain regions 8 and 9, and then heat-treated to improve the data storage capability by activating the implanted impurity ions.
그런데 소자가 고집적화됨에 따라 게이트 전극의 폭이 0.18㎛ 이하로 감소되면서 상기와 같은 종래의 방법을 이용하면 상기 열처리 과정에서 소오스 및 드레인 영역(8 및 9)에 주입된 이온의 측면확산이 발생되어 유효 채널 길이가 감소되기 때문에 소자의 동작시 펀치 쓰루우(Punch through)가 발생되는 등 소자의 전기적 특성이 저하된다.However, as the device is highly integrated, the width of the gate electrode is reduced to 0.18 μm or less, and according to the conventional method described above, side diffusion of ions implanted into the source and drain regions 8 and 9 occurs during the heat treatment. Since the channel length is reduced, the electrical characteristics of the device are degraded, such as punch through during operation of the device.
그래서 채널이온의 농도를 증가시켜 펀치 쓰루우가 방지되도록 하거나, 소오스 및 드레인 영역(8 및 9)을 얕게 형성하여 채널 길이의 감소에 대한 마진이 확보되도록 하는 방법이 제시되었지만, 이 경우 소오스 및 드레인 영역(8 및 9)을 노출시키기 위한 후속 콘택홀 형성 과정에서 식각에 의해 반도체 기판(1)이 손실되기 때문에 소오스 및 드레인 영역(8 및 9)의 깊이가 감소되고, 이에 따라 접합 누설(Junction leakage)이 발생되어 소자의 신뢰성이 저하된다.Thus, a method of increasing the concentration of channel ions to prevent punch through or forming shallow source and drain regions 8 and 9 to secure a margin for reducing channel length has been proposed. The depth of the source and drain regions 8 and 9 is reduced because of the loss of the semiconductor substrate 1 by etching in the subsequent contact hole formation process for exposing 8 and 9, thereby resulting in junction leakage. Is generated and the reliability of the device is lowered.
따라서 본 발명은 드레인 영역을 플로팅 게이트와 일부 중첩되도록 형성하여 핫 일렉트론의 주입에 의한 프로그램이 이루어지도록 하며, 게이트 전극의 양측벽에 스페이서 및 질화막을 형성한 후 소오스 영역을 형성하여 스페이서와 질화막 두께 만큼의 유효 채널 길이를 더 확보할 수 있도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.Therefore, in the present invention, the drain region is partially overlapped with the floating gate to be programmed by the injection of hot electrons, and spacers and nitride films are formed on both sidewalls of the gate electrode, and then source regions are formed to match the thickness of the spacer and nitride film. It is an object of the present invention to provide a method of manufacturing a flash memory cell which can solve the above-mentioned disadvantages by further securing an effective channel length of.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와, 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성한 후 전체 상부면에 질화막 및 층간절연막을 순차적으로 형성하는 단계와, 층간절연막 및 절연막을 순차적으로 패터닝하여 게이트 전극 양측부의 반도체 기판이 노출되도록 콘택홀을 형성하는 단계와, 콘택홀을 통해 노출된 반도체 기판에 불순물 이온을 주입한 후 열처리하여 드레인 및 소오스 영역의 형성을 완료하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 플래쉬 메모리 셀의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와, 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성한 후 게이트 전극의 다른 일측부의 반도체 기판에 불순물 이온을 주입하여 소오스 영역을 형성하고 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a flash memory cell according to the present invention for achieving the above object comprises the steps of forming a gate electrode having a structure in which a tunnel oxide film, a floating gate, a dielectric film and a control gate are sequentially stacked on a semiconductor substrate; Implanting impurity ions into the semiconductor substrate at one side to form a drain region, and then performing heat treatment, forming spacers on both side walls of the gate electrode, and sequentially forming a nitride film and an interlayer insulating film on the entire upper surface; Patterning the insulating film and the insulating film sequentially to form a contact hole to expose the semiconductor substrates on both sides of the gate electrode, implanting impurity ions into the semiconductor substrate exposed through the contact hole, and then performing heat treatment to complete formation of the drain and source regions. Characterized in that it comprises a step, according to the present invention Another method of manufacturing a flash memory cell includes forming a gate electrode having a structure in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are sequentially stacked on a semiconductor substrate, and implanting impurity ions into a semiconductor substrate on one side of the gate electrode. And forming heat treatment after forming the drain region, and forming spacers on both side walls of the gate electrode, and implanting impurity ions into the semiconductor substrate on the other side of the gate electrode to form and heat-process the source region. It is characterized by.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of elements for explaining a method of manufacturing a conventional flash memory cell.
도 2a 내지 도 2c는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.2A to 2C are cross-sectional views of elements for explaining the first embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.3A to 3D are cross-sectional views of elements for explaining the second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 11 및 21: 반도체 기판2, 12 및 22: 터널 산화막1, 11 and 21: semiconductor substrate 2, 12 and 22: tunnel oxide film
3: 제 1 폴리실리콘층4, 14 및 24: 유전체막3: first polysilicon layers 4, 14 and 24: dielectric film
5: 제 2 폴리실리콘층6, 16 및 26: 텅스텐 실리사이드층5: second polysilicon layer 6, 16, and 26: tungsten silicide layer
6a, 16a 및 26a: 콘트롤 게이트7: 절연막6a, 16a, and 26a: control gate 7: insulating film
8, 32 및 33: 소오스 영역9, 18 및 28: 드레인 영역8, 32, and 33: source region 9, 18, and 28: drain region
13 및 23: 플로팅 게이트15 및 25: 폴리실리콘층13 and 23: floating gates 15 and 25: polysilicon layer
17 및 27: 절연막 패턴19 및 29: 스페이서17 and 27: insulating film pattern 19 and 29: spacer
20: 질화막40 및 50: 콘택홀20: nitride films 40 and 50: contact hole
41 및 51: 층간절연막41 and 51: interlayer insulating film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 도 2c는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도이다.2A to 2C are cross-sectional views of devices for explaining the first embodiment of the present invention.
도 2a는 소자분리막이 형성된 반도체 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14), 콘트롤 게이트(16a) 및 절연막 패턴(17)이 순차적으로 적층된 구조의 게이트 전극을 형성한 상태의 단면도로서, 상기 콘트롤 게이트(16a)는 폴리실리콘층(15)과 텅스텐 실리사이드층(16)으로 형성한다.FIG. 2A illustrates a structure in which a tunnel oxide film 12, a floating gate 13, a dielectric film 14, a control gate 16a, and an insulating film pattern 17 are sequentially stacked on a semiconductor substrate 11 on which an isolation layer is formed. The control gate 16a is formed of the polysilicon layer 15 and the tungsten silicide layer 16 as a cross-sectional view of a state in which a gate electrode is formed.
도 2b는 상기 게이트 전극 일측부의 반도체 기판(11)에 불순물 이온을 주입하여 드레인 영역(18)을 형성한 후 열처리하고 상기 게이트 전극의 양측벽에 절연막으로 이루어진 스페이서(19)를 형성한 상태의 단면도이다.FIG. 2B shows a state in which impurity ions are implanted into the semiconductor substrate 11 of one side of the gate electrode to form a drain region 18 and then heat treated, and spacers 19 formed of an insulating film are formed on both sidewalls of the gate electrode. It is a cross section.
도 2c는 전체 상부면에 질화막(20) 및 층간절연막(41)을 순차적으로 형성한 후 상기 게이트 전극 양측부의 반도체 기판(11)이 노출되도록 상기 층간절연막(41) 및 절연막(20)을 순차적으로 패터닝하여 콘택홀(40)을 형성하고 상기 콘택홀(40)을 통해 노출된 상기 반도체 기판(11)에 불순물 이온을 주입한 후 열처리하여 드레인 및 소오스 영역(18 및 32)의 형성을 완료한 상태의 단면도로서, 이때, 상기 소오스 영역(32)은 라인 형태로 길게 형성한다.In FIG. 2C, the nitride film 20 and the interlayer insulating film 41 are sequentially formed on the entire upper surface thereof, and the interlayer insulating film 41 and the insulating film 20 are sequentially formed to expose the semiconductor substrate 11 at both sides of the gate electrode. The contact hole 40 is formed by patterning, impurity ions are injected into the semiconductor substrate 11 exposed through the contact hole 40, and then heat-treated to form the drain and source regions 18 and 32. In this case, the source region 32 is formed long in the form of a line.
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도이다.3A to 3D are cross-sectional views of devices for explaining the second embodiment of the present invention.
도 3a는 소자분리막이 형성된 반도체 기판(21)상에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24), 콘트롤 게이트(26a) 및 절연막 패턴(27)이 순차적으로 적층된 구조의 게이트 전극을 형성한 상태의 단면도로서, 상기 콘트롤 게이트(26a)는 폴리실리콘층(25)과 텅스텐 실리사이드층(26)으로 형성한다.3A illustrates a structure in which a tunnel oxide film 22, a floating gate 23, a dielectric film 24, a control gate 26a, and an insulating film pattern 27 are sequentially stacked on a semiconductor substrate 21 on which an isolation layer is formed. As a cross-sectional view of a state in which a gate electrode is formed, the control gate 26a is formed of a polysilicon layer 25 and a tungsten silicide layer 26.
도 3b는 상기 게이트 전극 일측부의 반도체 기판(21)에 불순물 이온을 주입하여 드레인 영역(28)을 형성한 후 열처리하고 상기 게이트 전극의 양측벽에 절연막으로 이루어진 스페이서(29)를 형성한 상태의 단면도이다.FIG. 3B illustrates a state in which impurity ions are implanted into the semiconductor substrate 21 at one side of the gate electrode to form a drain region 28 and then heat treated, and spacers 29 formed of an insulating film are formed on both sidewalls of the gate electrode. It is a cross section.
도 3c는 상기 게이트 전극의 다른 일측부의 반도체 기판(21)에 불순물 이온을 주입하여 소오스 영역(33)을 형성한 후 열처리한 상태의 단면도로서, 이때, 상기 소오스 영역(33)은 라인 형태로 길게 형성한다.FIG. 3C is a cross-sectional view of a source region 33 formed by implanting impurity ions into the semiconductor substrate 21 of the other side of the gate electrode and then heat-processing, wherein the source region 33 is in a line form. Form long.
도 3d는 전체 상부면에 질화막(30) 및 층간절연막(51)을 순차적으로 형성한 후 상기 드레인 및 소오스 영역(28 및 33)의 반도체 기판(21)이 노출되도록 상기 층간절연막(51) 및 질화막(30)을 순차적으로 패터닝하여 콘택홀(50)을 형성한 상태의 단면도로서, 이후 상기 콘택홀(50)내에 플러그를 형성하여 상부층과 연결되도록 한다.3D illustrates that the nitride film 30 and the interlayer insulating film 51 are sequentially formed on the entire upper surface thereof, and then the interlayer insulating film 51 and the nitride film are exposed so that the semiconductor substrate 21 of the drain and source regions 28 and 33 is exposed. A cross-sectional view of a state in which the contact holes 50 are formed by sequentially patterning the 30s, and then a plug is formed in the contact holes 50 so as to be connected to the upper layer.
상기와 같은 구조를 갖는 플래쉬 메모리 셀은 채널에서 생성된 핫 일렉트론(Hot electron)이 플로팅 게이트(13 또는 23)로 주입됨에 따라 프로그램되기 때문에 상기 드레인 영역(18 또는 28)이 플로팅 게이트(13 또는 23)와 일부 중첩되도록 형성되어야 한다.Since the flash memory cell having the above structure is programmed as hot electrons generated in the channel are injected into the floating gate 13 or 23, the drain region 18 or 28 is changed to the floating gate 13 or 23. ) And some overlap.
따라서 본 발명은 플로팅 게이트(13 또는 23)와 일부 중첩되도록 드레인 영역(18 또는 28)을 형성하고 게이트 전극의 양측벽에 스페이서(19 또는 29)를 형성한 후 소오스 영역(32 또는 33)을 형성하므로써 프로그램 특성이 향상되며, 스페이서(19 또는 29)와 질화막(20 또는 30) 두께 만큼의 유효 채널 길이가 더 확보될 수 있도록 한다.Therefore, in the present invention, the drain region 18 or 28 is formed to partially overlap the floating gate 13 or 23, the spacers 19 or 29 are formed on both sidewalls of the gate electrode, and then the source region 32 or 33 is formed. As a result, the program characteristic is improved, and the effective channel length as much as the thickness of the spacer 19 or 29 and the nitride film 20 or 30 can be further ensured.
또한, 본 발명은 소오스 영역을 플로팅 게이트와 중첩되지 않게 형성하여 메모리 셀의 문턱전압이 증가될 수 있도록 하므로써 채널이온의 농도를 감소시킬 수 있고, 이에 따라 접합파괴(Junction breakdown)가 발생되지 않도록 한다.In addition, the present invention forms a source region so as not to overlap the floating gate so that the threshold voltage of the memory cell can be increased, thereby reducing the concentration of channel ions, thereby preventing junction breakdown from occurring. .
상술한 바와 같이 본 발명은 드레인 영역을 플로팅 게이트와 일부 중첩되도록 형성하여 핫 일렉트론의 주입에 의한 프로그램이 이루어지도록 하며, 게이트 전극의 양측벽에 스페이서 및 질화막을 형성한 후 플로팅 게이트와 중첩되지 않도록 소오스 영역을 형성하여 스페이서와 질화막 두께 만큼의 유효 채널 길이가 더 확보되는 동시에 채널이온의 농도를 감소시킬 수 있도록 한다.As described above, the present invention forms a drain region to partially overlap with the floating gate so that a program by hot electron injection is performed, and after forming spacers and nitride films on both side walls of the gate electrode, the source does not overlap with the floating gate. The region is formed so that the effective channel length as much as the thickness of the spacer and the nitride film is ensured, and the concentration of channel ions can be reduced.
그러므로 접합영역의 깊이를 얕게 형성할 수 있어 접합누설이 방지되며, 낮은 채널이온 농도로 문턱전압을 종래와 같이 유지하여 접합파괴의 발생이 방지되도록 한다. 따라서 본 발명을 이용하면 소자의 신뢰성 및 수율이 향상된다.Therefore, it is possible to form a shallow depth of the junction region to prevent junction leakage, and to maintain the threshold voltage at a low channel ion concentration as in the prior art to prevent the occurrence of junction failure. Therefore, using the present invention improves the reliability and yield of the device.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482758B1 (en) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| US7803691B2 (en) | 2007-05-09 | 2010-09-28 | Hynix Semiconductor Inc. | Nonvolatile memory device and method for fabricating the same |
| KR101051953B1 (en) * | 2003-12-23 | 2011-07-26 | 매그나칩 반도체 유한회사 | Gate forming method of flash memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980084399A (en) * | 1997-05-23 | 1998-12-05 | 윤종용 | Nonvolatile Memory Device and Manufacturing Method Thereof |
| KR19980084529A (en) * | 1997-05-23 | 1998-12-05 | 윤종용 | Manufacturing method of nonvolatile memory device |
| KR19990052692A (en) * | 1997-12-23 | 1999-07-15 | 구본준 | Manufacturing Method of Flash Memory Cell |
| JP2000164736A (en) * | 1998-11-30 | 2000-06-16 | Toshiba Corp | Nonvolatile semiconductor memory cell and manufacture thereof |
| KR20000045877A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Unit cell structure of nor-typed flash memory |
-
2001
- 2001-06-28 KR KR1020010037781A patent/KR20030001912A/en not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980084399A (en) * | 1997-05-23 | 1998-12-05 | 윤종용 | Nonvolatile Memory Device and Manufacturing Method Thereof |
| KR19980084529A (en) * | 1997-05-23 | 1998-12-05 | 윤종용 | Manufacturing method of nonvolatile memory device |
| KR19990052692A (en) * | 1997-12-23 | 1999-07-15 | 구본준 | Manufacturing Method of Flash Memory Cell |
| JP2000164736A (en) * | 1998-11-30 | 2000-06-16 | Toshiba Corp | Nonvolatile semiconductor memory cell and manufacture thereof |
| KR20000045877A (en) * | 1998-12-30 | 2000-07-25 | 김영환 | Unit cell structure of nor-typed flash memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482758B1 (en) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| KR101051953B1 (en) * | 2003-12-23 | 2011-07-26 | 매그나칩 반도체 유한회사 | Gate forming method of flash memory device |
| US7803691B2 (en) | 2007-05-09 | 2010-09-28 | Hynix Semiconductor Inc. | Nonvolatile memory device and method for fabricating the same |
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