KR20000045877A - Unit cell structure of nor-typed flash memory - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 다수개의 셀이 병렬로 비트 라인에 연결된 NOR형 구조에서 부유 게이트와 소스 접합층이 소정 거리를 두고 배치되도록 하여 스플리트 게이트 전극을 갖는 메모리 셀과 유사한 고속의 소거 특성을 제공하는 NOR형 플래시 메모리의 단위 셀 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly, to a high speed similar to a memory cell having a split gate electrode in which a floating gate and a source junction layer are arranged at a predetermined distance in a NOR type structure in which a plurality of cells are connected to a bit line in parallel. A unit cell structure of a NOR type flash memory that provides an erase characteristic of the present invention.
일반적으로 비휘발성(Nonvolatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.In general, nonvolatile memory has the advantage that the stored data is not lost even when the power is interrupted. It is widely used for data storage of PC Bios, set-top box, printer and network server. It is also used in many mobile phones.
상기와 같은 비휘발성 메모리들 중에서도 모든 셀의 데이터를 일괄 소거하는 기능을 가지는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리(Flash Memory)는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 NOR형 플래시 메모리와, 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 NAND형 플래시 메모리로 구분된다.Among the above nonvolatile memories, EEPROM type flash memory having a function of collectively erasing data of all cells has two or more cell transistors in parallel on one bit line. A connected NOR flash memory is divided into a NAND flash memory in which two or more cell transistors are connected in series on one bit line.
도 1은 통상적인 스택형 게이트 전극 구조의 메모리 셀을 나타낸 수직 단면도, 이를 참조하면 스택형 셀 트랜지스터를 구비한 상기한 NOR형 플래시 메모리의 단위 셀은 반도체기판(10) 상부에 형성된 게이트 절연막(12)과, 그 게이트 절연막(12) 위에 데이터를 기록하는 부유 게이트(14a)와 이 게이트(14a)의 전압에 따른 데이터 상태를 제어하는 제어 게이트(14c) 및 상기 게이트들(14a,14c) 사이에 있는 게이트간 절연막(14b)으로 구성되는 스택형 게이트 전극(G)과, 상기 게이트 전극(G)을 사이에 두고 게이트 전극(G) 에지 양방향의 기판(10) 하부에 형성된 소스/ 드레인 접합층(18,19)으로 구성된다.1 is a vertical cross-sectional view illustrating a memory cell having a conventional stacked gate electrode structure. Referring to FIG. 1, the unit cell of the NOR flash memory including the stacked cell transistor may include a gate insulating layer 12 formed on the semiconductor substrate 10. ), Between the floating gate 14a for writing data on the gate insulating film 12, the control gate 14c for controlling the data state according to the voltage of the gate 14a, and the gates 14a and 14c. A stack-type gate electrode G composed of an inter-gate insulating film 14b, and a source / drain junction layer formed under the substrate 10 at both edges of the gate electrode G with the gate electrode G interposed therebetween ( 18,19).
상기 게이트 전극(G) 하부의 기판 내에는 소자 동작시 채널 영역(16)이 형성된다.The channel region 16 is formed in the substrate under the gate electrode G during the operation of the device.
상기와 같이 구성된 셀 트랜지스터는 부유 게이트(14a)는 양의 전하 상태가 우세하게 되어 셀의 문턱 전압은 약 -2V가 되어 제어 게이트(14c)에 0V를 인가하여도 셀의 부유 게이트(14a) 하부에 채널이 형성되어 트랜지스터가 계속 온 상태로 남아 있게 된다.In the cell transistor configured as described above, the positive gate state of the floating gate 14a is predominant, and the threshold voltage of the cell becomes about -2V so that even if 0V is applied to the control gate 14c, the lower portion of the floating gate 14a of the cell is obtained. A channel is formed in the transistor to keep the transistor on.
도 2는 종래 기술에 의한 NOR형 플래시 메모리의 셀 스트링 구조를 나타낸 도면으로서, NOR형 플래시 메모리는 칼럼 단위로 데이터 기록을 위해 1개의 비트 라인(B/L1)에 n개의 셀 트랜지스터들(Tr1, Tr2, …, Trn)이 병렬로 연결되어 있는 스트링 구조를 갖으며 상기 셀 트랜지스터의 드레인(D)에 비트 라인이 연결되며 소스에 접지 라인이 연결된다. 그리고, 각 셀 트랜지스터의 제어 게이트(CG)에는 해당 워드 라인(W/L0, W/L1, …, W/Ln)이 연결되어 있다.FIG. 2 is a diagram illustrating a cell string structure of a NOR flash memory according to the related art. In the NOR flash memory, n cell transistors Tr1, Tr2, ..., Trn) has a string structure connected in parallel, a bit line is connected to the drain (D) of the cell transistor, and a ground line is connected to the source. The word lines W / L0, W / L1, ..., W / Ln are connected to the control gate CG of each cell transistor.
이러한 플래시 메모리는 과소거된 셀 트랜지스터(Tr1)가 소거된 후에 양의 문턱 전압을 갖는 다른 정상적인 셀들(N)과 함께 동일한 비트 라인(B/L1)에 연결되어 있기 때문에 정상적인 셀들(N)에 대한 판독은 소거 후에도 문제가 발생하지 않으나 프로그램후에는 문제가 발생하게 된다. 예를 들면, 정상적인 셀 트랜지스터(Tr2)를 리드하기 위해서는 워드 라인 W/L1에 리드 전압을 인가하고 나머지 셀들은 모두 턴오프하도록 하기 위하여 나머지 워드 라인(W/L0, W/L2…W/Ln)에 0V를 인가하게 된다. 그러나, 상기 과소거된 셀 트랜지스터 Tr1이 음의 문턱 전압을 갖고 있어 턴온 상태로 계속 남아 있게 되어 비트 라인 전압이 단지 정상의 셀 트랜지스터 Tr2만의 턴온/턴오프 상태에 의존하는 것이 아니라 상기 Tr1에 의해 항상 낮은 상태를 나타내게 되어 셀의 상태를 리드함에 오류를 범하게 된다. 이러한 과소거된 셀은 다른 셀에 비하여 소거 특성이 너무 좋거나 소거된 후, 재차 소거될 때 발생하게 된다. 현재 이와 같은 문제를 해결하기 위해서 소거 특성이 빠른 셀 트랜지스터들을 리던던시 셀로 대체하며 소거 전압 펄스를 인가하기 전에 미리 전체 셀 트랜지스터들을 선 프로그램하고 소거 전압을 인가한 후에 다시 셀 트랜지스터의 문적 전압을 약간 올려주는 후 프로그램 전압을 인가하고 있다. 이러한 여러과정의 프로그램을 수행함에 따라 전체 소거 속도가 떨어지게 되고 전체 셀의 소거 특성이 매우 균일하도록 해야 하는 공정상의 어려움이 따르게 된다.Such a flash memory is connected to the same bit line B / L1 together with other normal cells N having a positive threshold voltage after the erased cell transistor Tr1 is erased. Reads do not cause problems after erasing, but after programming they do. For example, in order to read a normal cell transistor Tr2, a read voltage is applied to the word line W / L1, and the remaining word lines W / L0, W / L2… W / Ln are turned on to turn off all remaining cells. 0V is applied to. However, the over-erased cell transistor Tr1 has a negative threshold voltage and remains turned on so that the bit line voltage is always dependent by the Tr1 rather than depending only on the turn-on / turn-off state of only the normal cell transistor Tr2. The low state results in an error in reading the cell state. Such an over-erased cell occurs when the erase characteristic is too good or erased compared to other cells, and then erased again. In order to solve the current problem, the fast erase transistors are replaced with redundancy cells, and before the erase voltage pulse is applied, all the cell transistors are pre-programmed and the erase voltage is slightly increased. After the program voltage is applied. As a result of this multi-step program, the overall erase speed is reduced and the process difficulty of making the erase characteristic of the entire cell very uniform is accompanied.
도 3은 종래 기술에 의한 스플리트 게이트 전극 구조의 메모리 셀을 나타낸 수직 단면도로서, 이를 참조하면 플래시 메모리의 단위 셀은 반도체기판(20) 상부에 형성된 게이트 절연막(22)과, 그 게이트 절연막(22) 위에 스택형으로 순차 적층된 부유 게이트(24a)와 게이트간 절연막(24b) 및 제어 게이트(24c)로 이루어진 게이트 전극(G)과, 상기 게이트 전극(G)의 상측면을 둘러싼 선택 게이트전극(26)과, 상기 선택 게이트전극(26)의 에지와 다른 게이트 전극(G) 에지 근방의 기판 내에 형성된 소스/드레인 접합층(18,19)으로 구성된다.3 is a vertical cross-sectional view illustrating a memory cell having a split gate electrode structure according to the related art. Referring to this, a unit cell of a flash memory includes a gate insulating film 22 formed on a semiconductor substrate 20 and a gate insulating film 22 thereof. ) A gate electrode G including a floating gate 24a, an inter-gate insulating film 24b, and a control gate 24c sequentially stacked on the stack, and a selection gate electrode surrounding an upper surface of the gate electrode G. 26 and source / drain junction layers 18 and 19 formed in the substrate near the edge of the selection gate electrode 26 and the edge of the other gate electrode G.
이와 같은 스플리트 게이트 전극 구조의 메모리 셀은 리드시 제어 게이트(24c)에 4V, 드레인 접합층(19)에 1V, 선택 게이트 전극(26)에 5V, 소스 접합층(18)에 0V를 인가하게 되는데, 이때 부유 게이트(24a)에서 선택 게이트전극(26) 방향으로 전자가 누설되어 정보를 손실하게 되는 리드 디스터번스 현상이 발생하게 되며 선택 게이트 전극(26)으로 인하여 전체 셀 크기가 커지는 문제점이 있었다.A memory cell having such a split gate electrode structure is configured to apply 4V to the control gate 24c, 1V to the drain junction layer 19, 5V to the select gate electrode 26, and 0V to the source junction layer 18 at the read time. In this case, a read discontinuity phenomenon occurs in which the electrons leak from the floating gate 24a toward the selection gate electrode 26 to lose information, and the overall cell size is increased due to the selection gate electrode 26.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 부유 게이트전극을 제어 게이트보다 작게 형성하여 셀이 과소거 상태에 있으며 제어 게이트에 0V가 인가되더라도 드레인 접합층 부위에만 채널이 형성되며 소스 접합층 부위에는 채널이 형성되지 않아서 셀 트랜지스터를 턴 오프함으로써 메모리 셀의 전기적 특성 열화를 방지하면서 그 신뢰성을 높이는 NOR형 플래시 메모리의 단위 셀 구조를 제공하는데 있다.The object of the present invention is to form a floating gate electrode smaller than the control gate in order to solve the problems of the prior art as described above, even if the cell is in an over erased state and a 0V is applied to the control gate, a channel is formed only at the drain junction layer. The present invention provides a unit cell structure of a NOR flash memory that prevents deterioration of electrical characteristics of a memory cell and improves reliability by turning off a cell transistor because no channel is formed in a junction layer.
도 1은 통상적인 스택형 게이트 전극 구조의 메모리 셀을 나타낸 수직 단면도,1 is a vertical sectional view showing a memory cell of a conventional stacked gate electrode structure;
도 2는 종래 기술에 의한 NOR형 플래시 메모리의 셀 스트링 구조를 나타낸 도면,2 is a diagram illustrating a cell string structure of a NOR flash memory according to the prior art;
도 3은 종래 기술에 의한 스플리트 게이트 전극 구조의 메모리 셀을 나타낸 수직 단면도,3 is a vertical sectional view showing a memory cell of a split gate electrode structure according to the prior art;
도 4는 본 발명에 따른 스택형 게이트 전극을 갖는 NOR형 플래시 메모리의 단위 셀 구조를 나타낸 수직 단면도.4 is a vertical cross-sectional view showing a unit cell structure of a NOR type flash memory having a stacked gate electrode according to the present invention;
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100: 반도체 기판 102: 게이트 절연막100 semiconductor substrate 102 gate insulating film
104a: 부유 게이트 104b,104b': 게이트간 절연막104a: floating gate 104b, 104b ': inter-gate insulating film
104c: 제어 게이트 G: 게이트 전극104c: control gate G: gate electrode
106: 사이드웰 스페이서 107: 소스 접합층106: sidewell spacer 107: source bonding layer
108: 드레인 접합층 109: 채널 영역108: drain junction layer 109: channel region
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 활성 영역위에 순차 적층된 부유 게이트/게이트간 절연막/제어 게이트로 이루어진 게이트 전극을 가지는 셀이 다수개 연결된 NOR형 플래시 메모리의 단위 셀 구조에 있어서, 반도체 기판의 활성 영역위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성되며 소정 크기의 부유 게이트, 상기 부유 게이트와 소스 방향의 게이트 절연막 위를 덮으며 그 전체표면이 평탄한 게이트간 절연막, 및 상기 게이트간 절연막위에 형성되며 상기 절연막과 셀프 얼라인되도록 패터닝된 제어 게이트로 이루어진 게이트 전극과, 부유 게이트 하부의 기판 내에서 채널 영역을 형성하도록 상기 게이트 전극을 사이에 두고 이격되면서 게이트 전극 에지 근방의 기판 내에 도전형 불순물이 주입된 소스/드레인 접합층을 구비하여 상기 게이트 전극의 부유 게이트와 소스 접합층이 소정 거리를 두고 이격되게 배치된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor device in a unit cell structure of a NOR flash memory in which a plurality of cells having a gate electrode composed of floating gates / inter-gate insulating films / control gates sequentially stacked on an active region of a semiconductor substrate are connected. A gate insulating film formed over the active region of the substrate, a floating gate having a predetermined size, formed over the gate insulating film, covering the gate insulating film in the direction of the floating gate and the source, and formed over the inter-gate insulating film having a flat surface. And conductive impurities in the substrate near the edge of the gate electrode while being spaced apart from the gate electrode including a control gate patterned to self-align with the insulating layer, and having the gate electrode interposed therebetween to form a channel region in the substrate under the floating gate. The injected source / drain junction layer And the floating gate and the source bonding layer of the gate electrode are spaced apart from each other by a predetermined distance.
본 발명의 NOR형 플래시 메모리의 단위 셀 구조에 있어서, 게이트 전극 양측면에 절연물질로 이루어진 사이드웰 스페이서를 더 구비하는 것을 특징으로 한다.In the unit cell structure of the NOR-type flash memory of the present invention, side well spacers made of an insulating material are further provided on both sides of the gate electrode.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 스택형 게이트 전극을 갖는 NOR형 플래시 메모리의 단위 셀 구조를 나타낸 수직 단면도로서, 이 메모리의 단위 셀은 반도체 기판(100)의 활성 영역위에 형성된 게이트 절연막(102)과, 게이트 절연막(102) 위에 형성되며 소정 크기의 부유 게이트(104a), 상기 부유 게이트(104a)와 소스 방향의 게이트 절연막(102) 위를 덮으며 그 전체표면이 평탄한 게이트간 절연막(104b,104b'), 및 상기 게이트간 절연막(104b,104b')위에 형성되며 상기 절연막(104b,104b')의 측면과 셀프 얼라인된 제어 게이트(104c)로 이루어진 게이트 전극(G)과, 상기 게이트 전극 양측벽에 형성된 사이드웰 스페이서(106)와, 부유 게이트 (104a) 하부의 기판 내에서 채널 영역(109)이 형성되도록 상기 게이트 전극(G)을 사이에 두고 이격되면서 게이트 전극(G) 에지 근방의 기판 내에 도전형 불순물이 주입된 소스/드레인 접합층(107,108)으로 구성되어 있다.4 is a vertical cross-sectional view showing a unit cell structure of a NOR type flash memory having a stacked gate electrode according to the present invention, in which the unit cell includes a gate insulating film 102 formed over an active region of a semiconductor substrate 100, Inter-gate insulating films 104b and 104b 'formed on the gate insulating film 102 and covering the floating gate 104a having a predetermined size, covering the floating gate 104a and the gate insulating film 102 in the source direction, and having a flat surface thereof. And a gate electrode G formed on the inter-gate insulating films 104b and 104b 'and having control gates 104c self-aligned with the side surfaces of the insulating films 104b and 104b', and on both sidewalls of the gate electrode. The sidewall spacer 106 formed therein and the gate electrode G are spaced apart from each other so that the channel region 109 is formed in the substrate under the floating gate 104a, and is electrically conductive in the substrate near the edge of the gate electrode G. Type fire Water is composed of the implanted source / drain junction layer (107 108).
상기와 같은 구조로 이루어진 스택형 게이트 전극을 갖는 NOR형 플래시 메모리의 셀 트랜지스터는 다음과 같이 작동한다.A cell transistor of a NOR flash memory having a stacked gate electrode having the above structure operates as follows.
프로그램 동작시 해당 셀 트랜지스터의 제어 게이트(CG)(104c)에 약 12V의 고전압을 인가하고 동시에 드레인 및 소스(D,S)에 각각 5V, 0V를 인가하면 드레인과 소스 접합층(108,107)간에 인가된 전압 대부분이 소스측(107)의 채널 형성에 이용되어 소스측에 강한 전계가 형성되어 핫전자가 발생하게 되고 제어 게이트(104c)에 인가된 고전압에 의해 이 핫전자가 부유 게이트(104a)에 주입된다. 이러한 이유로 드레인 접합층(108)에서 핫전자를 발생하는 종래 스택형 게이트 전극 구조의 메모리 셀과 비교하여 프로그램 특성이 우수해진다.In the program operation, when a high voltage of about 12 V is applied to the control gate (CG) 104c of the corresponding cell transistor and 5 V and 0 V are respectively applied to the drain and the source D and S, the drain and the source junction layers 108 and 107 are applied. Most of the applied voltage is used to form the channel of the source side 107 so that a strong electric field is formed on the source side, and hot electrons are generated, and the hot electrons are applied to the floating gate 104a by the high voltage applied to the control gate 104c. Is injected. For this reason, the program characteristics are improved as compared with the memory cell of the conventional stacked gate electrode structure that generates hot electrons in the drain junction layer 108.
또한, 소거 동작시 제어 게이트(CG)에 약 -13V의 저전압을 인가하고, 드레인 (D)에 약 5V를 인가하고 소스(S)를 플로팅 상태로 둔다. 그러면, 제어 게이트(CG)(104c)에 인가된 저전압에 의해 부유 게이트(104a)에 주입된 전하가 게이트 절연막(102) 아래의 기판(100)으로 이동되어 부유 게이트(104a)에 기록된 데이터가 소거된다.In the erase operation, a low voltage of about −13 V is applied to the control gate CG, about 5 V is applied to the drain D, and the source S is left in a floating state. Then, the charge injected into the floating gate 104a by the low voltage applied to the control gate (CG) 104c is moved to the substrate 100 under the gate insulating film 102 so that the data written in the floating gate 104a is transferred. Erased.
한편, 리드 동작시에는 제어 게이트(104a)에 5V, 드레인 접합층(108)에 약 2V, 소스 접합층(107)에 0V를 인가하여 부유 게이트(104a)에 기록된 데이터 상태에 따라 문턱 전압이 달라져 셀 트랜지스터가 턴온되거나 턴오프되어 데이터를 리드한다.In the read operation, on the other hand, 5V is applied to the control gate 104a, about 2V to the drain junction layer 108, and 0V to the source junction layer 107 so that the threshold voltage is changed according to the data state recorded in the floating gate 104a. The cell transistor is turned on or off to read data.
상기한 바와 같이 본 발명에 따른 NOR형 플래시 메모리의 단위 셀 구조를 구현함으로서, 종래 스택 게이트 구조의 메모리 셀에서 소거 특성 저하를 방지하고자 실시되는 선프로그램/소거/후프로그램을 수행하는 소거 동작의 번거러움을 줄여 고속으로 소거 동작을 수행할 수 있다. 더욱이, 본 발명은 소스 및 드레인 접합층 양쪽을 통하여 소거 동작을 수행함으로 본래 소거 동작에서 수행하는데 걸리는 시간을 단축할 수 있다. 그리고, 과소거가 발생되지 않도록 셀의 소거 특성을 매우 균일하게 조절하는 공정상의 어려움을 줄일 수 있다.As described above, by implementing the unit cell structure of the NOR-type flash memory according to the present invention, the trouble of an erase operation for performing a preprogramming / erase / postprogram performed to prevent degradation of erase characteristics in a memory cell having a conventional stack gate structure. In this case, the erase operation can be performed at a high speed. Moreover, the present invention can shorten the time taken to perform the original erase operation by performing the erase operation through both the source and drain junction layers. In addition, it is possible to reduce a process difficulty of controlling the erasing characteristics of the cell very uniformly so that over erasure does not occur.
또한, 본 발명은 스플리트 게이트 전극 구조에 비교하여 부유 게이트에서 선택 게이트로의 전하 손실을 억제하기 위하여 소스 측면에서도 제어 게이트가 부유 게이트에 평행한 스택 구조로 이루어져 있어 게이트간 충분한 절연 특성에 의해 리드 디스터번스 현상을 최소화하면서 스택 구조의 셀 크기에 의해 전체 메모리 크기를 줄일 수 있는 효과가 있다.In addition, the present invention has a stack structure in which the control gate is parallel to the floating gate at the source side in order to suppress the charge loss from the floating gate to the selection gate as compared to the split gate electrode structure, leading to sufficient insulation characteristics between the gates. The total memory size can be reduced by the cell size of the stack structure while minimizing the disturbance phenomenon.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062480A KR20000045877A (en) | 1998-12-30 | 1998-12-30 | Unit cell structure of nor-typed flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062480A KR20000045877A (en) | 1998-12-30 | 1998-12-30 | Unit cell structure of nor-typed flash memory |
Publications (1)
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ID=19569143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980062480A KR20000045877A (en) | 1998-12-30 | 1998-12-30 | Unit cell structure of nor-typed flash memory |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001912A (en) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for manufacturing a flash memory cell |
| KR20040037327A (en) * | 2002-10-28 | 2004-05-07 | 삼성전자주식회사 | Nonvolatile memory device having asymmetric source/drain region and fabricating method thereof |
| KR100764459B1 (en) * | 2005-09-20 | 2007-10-05 | 동부일렉트로닉스 주식회사 | The flash memory |
-
1998
- 1998-12-30 KR KR1019980062480A patent/KR20000045877A/en not_active Application Discontinuation
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|---|---|---|---|---|
| KR20030001912A (en) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for manufacturing a flash memory cell |
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