KR20030057879A - Method of manufacturing a flash memory device - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 자기정렬 소오스 마스크를 이용한 자기정렬 소오스 공정에서 게이트 콘택을 정의하고, 드레인 콘택 마스크를 이용한 드레인 콘택 형성 공정에서 게이트 콘택을 형성함으로써 게이트 콘택을 별도로 형성하기 위해 필요한 사진, 식각 및 감광제 제거 공정을 단축하여 공정을 단순화할 수 있어 생산 원가를 절감할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, a gate contact is separately formed by defining a gate contact in a self-aligned source process using a self-aligned source mask and forming a gate contact in a drain contact forming process using a drain contact mask. The present invention relates to a method of manufacturing a flash memory device capable of simplifying a process by shortening a photo, etching, and photoresist removal process required for forming, thereby reducing a production cost.
반도체 메모리 소자의 제조 기술이 발달함에 따라 디자인 룰은 지속적으로 감소하고 있다. 따라서, 플래쉬 메모리 소자를 제조할 때 소오스와 드레인 콘택과 게이트 사이의 간격을 최대한 줄임으로써 셀의 크기를 최소화하는 기술로 발전하고 있다. 이를 위해서 자기정렬 콘택 식각 공정이 개발되었다. 그러나, 자기정렬 콘택 식각 공정을 실시하기 위해서는 게이트 콘택 형성 공정과 드레인 콘택 형성 공정을 별도로 실시해야 하는데, 이는 각각의 콘택이 형성되는 위치에 적층된 물질이 서로 다르기 때문이다.As the manufacturing technology of semiconductor memory devices is developed, design rules are continuously decreasing. Therefore, when manufacturing a flash memory device, a technology for minimizing the size of a cell by minimizing a gap between a source, a drain contact, and a gate is maximized. For this purpose, self-aligned contact etching processes have been developed. However, in order to perform the self-aligned contact etching process, the gate contact forming process and the drain contact forming process should be performed separately because the materials stacked at the positions where the respective contacts are formed are different from each other.
종래의 게이트를 노출시키는 콘택 형성 공정은 층간 절연막으로 형성된 산화막과 게이트를 형성하기 위한 식각 공정 이후 게이트 상부에 잔류하는 질화막을 두 물질의 식각 선택비가 없는 조건으로 식각하는 공정이다. 드레인 콘택 형성 공정은 게이트를 보호하기 위해 게이트 측벽에 형성된 스페이서를 유지하면서 식각하는 공정이다. 드레인 콘택 형성 공정은 산화막을 식각 선택비가 없는 조건으로 제거하고, 이후 질화막부터는 산화막과 질화막의 식각 선택비가 매우 높은 조건으로 실시하여 게이트 상부에 잔류하는 질화막을 보호하면서 산화막만을 제거한다.Conventional contact forming processes for exposing the gate are etching the oxide film formed of the interlayer insulating film and the nitride film remaining on the gate after the etching process for forming the gate under the condition that there is no etching selectivity of the two materials. The drain contact forming process is a process of etching while maintaining a spacer formed on the sidewall of the gate to protect the gate. In the drain contact forming process, the oxide film is removed under an etching selectivity condition, and then the nitride film is removed under the condition that the etching selectivity of the oxide film and the nitride film is very high, thereby removing only the oxide film while protecting the nitride film remaining on the gate.
게이트 콘택 형성 조건을 이용하여 게이트 콘택과 드레인 콘택을 동시에 형성할 경우에는 질화막을 식각하는 조건으로 공정이 실시되기 때문에 게이트 측벽의 스페이서까지 제거되고, 드레인 콘택 형성 조건을 이용하여 두 콘택을 동시에 형성할 경우에는 게이트 상부에 형성된 질화막이 제거되지 않기 때문에 두 콘택을 동시에 형성할 수 없다.When the gate contact and the drain contact are simultaneously formed using the gate contact formation conditions, the process is performed under the conditions of etching the nitride film, and thus the spacers on the sidewalls of the gate are removed, and both contacts are simultaneously formed using the drain contact formation conditions. In this case, since the nitride film formed on the gate is not removed, two contacts cannot be formed at the same time.
상기한 바와 같이 종래의 플래쉬 메모리 소자의 제조 공정에서는 게이트와 드레인에 전계를 인가하기 위한 게이트 콘택 형성 공정과 드레인 콘택 형성 공정이 별도로 실시되어야 한다. 이를 위해서는 별도의 사진 공정, 식각 공정 및 감광제 제거 공정등의 공정을 요구하게 되어 매우 많은 공정 수를 갖게 되는 단점이 있다.As described above, in the conventional manufacturing process of the flash memory device, the gate contact forming process and the drain contact forming process for applying an electric field to the gate and the drain should be performed separately. To this end, a separate photo process, an etching process, and a process such as a photosensitive agent removal process are required.
본 발명의 목적은 자기정렬 소오스 식각 공정 및 드레인 콘택 형성 공정중에 게이트 콘택을 형성함으로써 공정수를 줄일 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory device that can reduce the number of processes by forming a gate contact during the self-aligned source etching process and drain contact forming process.
본 발명에서는 게이트 상부에 형성된 물질과 자기정렬 소오스 형성 공정에서 제거되는 물질이 유사한 특성을 이용하여 자기정렬 소오스 식각 공정과 게이트를 노출시키기 위해 게이트 상부에 형성된 물질의 일부를 식각하는 공정을 동시에 실시하여 공정을 단순화시킨다. 즉, 자기정렬 소오스 영역을 형성하기 위한 자기정렬 소오스 마스크 공정에서 자기정렬 소오스 영역과 게이트 콘택 영역을 동시에 개방하여 자기정렬 소오스 식각 공정에서 선택비가 없는 조건으로 게이트 상부의 절연막을 식각한다. 이에 따라 자기정렬 소오스 영역과 게이트 콘택 영역이 동시에 형성된다. 그리고, 전체 구조 상부에 층간 절연막을 형성한 후 드레인 콘택 형성 공정에서 게이트 콘택이 완전히 형성되도록 공정을 진행한다. 따라서, 본 발명에서는 종래에 실시하였던 자기정렬 소오스 식각, 게이트 콘택 형성 공정 및 드레인 콘택 형성 공정에서 게이트 콘택 형성 공정을 실시하지 않기 때문에 공정 단순화와 원가 절감을 동시에 이룰 수 있다.In the present invention, the material formed on the gate and the material removed in the self-aligned source forming process simultaneously perform a self-aligned source etching process and a process of etching a portion of the material formed on the gate to expose the gate. Simplify the process That is, in the self-aligned source mask process for forming the self-aligned source region, the self-aligned source region and the gate contact region are simultaneously opened to etch the insulating film on the upper gate under the condition that there is no selectivity in the self-aligned source etching process. As a result, the self-aligned source region and the gate contact region are simultaneously formed. After the interlayer insulating film is formed over the entire structure, the gate contact is completely formed in the drain contact forming process. Therefore, in the present invention, since the gate contact forming process is not performed in the conventional self-aligned source etching, gate contact forming process, and drain contact forming process, process simplification and cost reduction can be achieved simultaneously.
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (c) are cross-sectional views of devices sequentially shown for explaining a method of manufacturing a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 반도체 기판12 : 터널 산화막11: semiconductor substrate 12: tunnel oxide film
13 : 제 1 폴리실리콘막14 : 유전체막13: first polysilicon film 14: dielectric film
15 : 제 2 폴리실리콘막16 : 텅스텐 실리사이드막15: second polysilicon film 16: tungsten silicide film
17 : 절연막18 : 접합 영역17 insulating film 18 junction region
19 : 스페이서20 : 층간 절연막19 spacer 20 interlayer insulating film
21 : 드레인 콘택22 : 게이트 콘택21: drain contact 22: gate contact
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 소자 분리막이 형성되어 액티브 영역 및 필드 영역이 확정된 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 제 1 절연막이 적층된 스택 게이트를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 소오스 및 드레인 영역을 형성하는 단계와, 자기정렬 소오스 마스크를 이용한 자기정렬 소오스 공정으로 소오스 라인을 형성하는 공정에서 상기 절연막의 소정 영역을 식각하여 게이트 콘택을 확정하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 식각 공정을 실시하여 스택 게이트 측벽 및 상기 게이트 콘택이 형성될 부분이 패터닝된 제 1 질화막의 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 드레인 콘택 마스크를 이용한 식각 공정으로 드레인 콘택을 형성하는 동시에 게이트 콘택 부분의 층간 절연막을 완전히 제거하여 게이트 콘택을 형성하는 단계와, 상기 드레인 콘택 및 게이트 콘택이 매립되도록 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In a method of manufacturing a flash memory device according to the present invention, a stack in which a tunnel oxide film, a floating gate, a dielectric film, a control gate, and a first insulating film are stacked in a predetermined region on a semiconductor substrate in which an isolation layer is formed to determine an active region and a field region Forming a gate, forming a source and a drain region in a predetermined region on the semiconductor substrate by performing an impurity ion implantation process, and forming a source line in a self-aligning source process using a self-aligning source mask. Etching the predetermined region of the insulating film to determine the gate contact, forming a second insulating film over the entire structure, and performing an etching process to form a sidewall of the stack nitride sidewall and the first nitride film on which the gate contact is to be patterned. Forming a spacer in the interlayer insulation on top of the entire structure Forming a drain contact by an etching process using a drain contact mask and then completely removing the interlayer insulating film of the gate contact portion to form a gate contact, and forming a metal layer to fill the drain contact and the gate contact Characterized in that comprises a.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 도 1(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (c) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device according to the present invention.
도 1(a)를 참조하면, 소정 영역에 소자 분리막이 형성되어 액티브 영역와 필드 영역이 확정된 반도체 기판(11) 상부에 터널 산화막(12), 제 1 폴리실리콘막 (13), 유전체막(14), 제 2 폴리실리콘막(15), 텅스텐 실리사이드막(16) 및 절연막(17)이 적층된 스택 게이트를 형성한다. 여기서, 제 1 폴리실리콘막(13)은 플로팅 게이트로 사용되며, 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)은 콘트롤 게이트로 사용된다. 또한, 절연막(17)은 산화막, 질화막 또는 산화질화막을 이용하여 1000∼4000Å의 두께로 형성한다. 이후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상의 소정 영역에 소오스 및 드레인으로 작용하는 접합 영역(18)을 형성한다. 그리고, 자기정렬 소오스 마스크를 이용한 자기정렬 소오스 공정으로 소자 분리막의 일부를 식각하여 소오스 라인을 형성하는 공정에서 게이트 콘택이 형성될 부분의 절연막(17)을 식각한다. 즉, 소오스 라인을 형성하는 동시에 게이트 콘택이 형성될 부분을 노출시키도록 자기정렬 소오스 마스크를 일부 변형한다.Referring to FIG. 1A, a tunnel oxide film 12, a first polysilicon film 13, and a dielectric film 14 are formed on a semiconductor substrate 11 on which a device isolation film is formed in a predetermined region, where an active region and a field region are defined. ), A stack gate in which the second polysilicon film 15, the tungsten silicide film 16, and the insulating film 17 are stacked. Here, the first polysilicon film 13 is used as a floating gate, and the second polysilicon film 15 and the tungsten silicide film 16 are used as a control gate. In addition, the insulating film 17 is formed to a thickness of 1000 to 4000 mm using an oxide film, a nitride film or an oxynitride film. Thereafter, an impurity ion implantation process is performed to form a junction region 18 serving as a source and a drain in a predetermined region on the semiconductor substrate 11. In the process of forming a source line by etching a portion of the device isolation layer by a self-aligned source process using a self-aligned source mask, the insulating layer 17 of the portion where the gate contact is to be formed is etched. That is, the self-aligned source mask is partially modified to expose the portion where the gate contact is to be formed while forming the source line.
도 1(b)를 참조하면, 전체 구조 상부에 절연막을 형성한 후 식각 공정을 실시하여 스택 게이트 측벽에 스페이서(19)를 형성한다. 이때, 게이트 콘택이 형성될 부분이 패터닝된 절연막(17)의 측벽에도 스페이서(19)가 형성된다. 스페이서(19)는 이후 드레인 콘택 형성 공정에서 게이트 콘택이 형성될 부분이 완전히 노출될 수 있고, 게이트와 이후 배선 물질로 사용되는 금속이 완전히 절연될 수 있는 두께로 형성되어야 하는데, 바람직하게는 100∼1000Å의 두께로 형성한다. 또한, 스페이서(19)는 산화막, 질화막 또는 산화질화막의 단일막을 사용하거나 이들 막을 두가지 이상 사용하여 적층 구조로 형성한다. 이후 자기정렬 소오스 공정에 의해 소오스 라인을 형성하기 위해 제거된 소자 분리막 부분에 불순물을 주입한다.Referring to FIG. 1B, an insulating layer is formed on an entire structure, and an etching process is performed to form spacers 19 on sidewalls of the stack gate. In this case, spacers 19 are formed on sidewalls of the insulating layer 17 on which portions of the gate contacts are to be patterned. In the drain contact forming process, the spacer 19 may be formed to a thickness such that the portion where the gate contact is to be formed may be completely exposed, and the gate and the metal used as the wiring material may be completely insulated. It is formed to a thickness of 1000Å. In addition, the spacer 19 is formed in a laminated structure using a single film of an oxide film, a nitride film, or an oxynitride film or using two or more of these films. After that, impurities are implanted into the removed device isolation layer to form a source line by a self-aligned source process.
도 1(c)를 참조하면, 전체 구조 상부에 층간 절연막(20)을 형성하는데, 이에 의해 게이트를 노출시키기 위한 콘택을 형성하기 위해 패터닝한 질화막(17)이 매립된다. 이후 드레인 콘택 마스크를 이용한 식각 공정으로 드레인 콘택(21)을 형성하는 동시에 게이트 콘택 부분의 층간 절연막(20)을 완전히 제거하여 게이트 콘택(22)을 형성한다. 즉, 드레인 콘택을 형성하는 동시에 게이트 콘택이 형성되도록 변형된 드레인 콘택 마스크를 사용한다.Referring to FIG. 1C, an interlayer insulating film 20 is formed over the entire structure, whereby the patterned nitride film 17 is embedded to form a contact for exposing the gate. Thereafter, the drain contact 21 is formed by an etching process using the drain contact mask, and the gate contact 22 is formed by completely removing the interlayer insulating film 20 of the gate contact portion. That is, a drain contact mask modified to form a gate contact and a gate contact at the same time is used.
상기한 바와 같이 게이트 콘택의 크기 확보를 위해서는 자기정렬 소오스 마스크에 의해 패터닝되는 게이트 콘택 지역의 크기를 고려하여 드레인 콘택 공정에서 마스크 크기를 결정하여야 한다. 이를 위해서는 3가지 방법이 있는데, 우선 자기정렬 소오스 마스크의 게이트 콘택 영역의 크기가 드레인 콘택 마스크의 게이트 콘택 영역의 크기보다 큰 경우, 이들이 크기가 동일한 경우, 그리고 자기정렬 마스크의 게이트 콘택 영역의 크기가 드레인 콘택 마스크의 게이트 콘택 영역의 크기보다 작은 경우이다.As described above, in order to secure the size of the gate contact, the mask size should be determined in the drain contact process in consideration of the size of the gate contact region patterned by the self-aligned source mask. There are three methods for this. First, when the size of the gate contact region of the self-aligned source mask is larger than the size of the gate contact region of the drain contact mask, when they are the same size, and the size of the gate contact region of the self-aligned mask is The case is smaller than the size of the gate contact region of the drain contact mask.
상술한 바와 같이 본 발명에 의하면 자기정렬 소오스 마스크를 이용한 자기정렬 소오스 공정에서 게이트 콘택을 정의하고, 드레인 콘택 마스크를 이용한 드레인 콘택 형성 공정에서 게이트 콘택을 형성함으로써 게이트 콘택을 별도로 형성하기 위해 필요한 사진, 식각 및 감광제 제거 공정을 단축하여 공정을 단순화할 수 있어 생산 원가를 절감할 수 있다.As described above, according to the present invention, a photo required for defining a gate contact in a self-aligned source process using a self-aligned source mask and forming a gate contact in a drain contact forming process using a drain contact mask is provided. By reducing the etching and photoresist removal process, the process can be simplified, thereby reducing the production cost.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |