KR100280816B1 - Flash Ipyrom Formation Method - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬(flash EEPROM) 형성 방법에 관한 것으로, 플래쉬 이이피롬의 플로팅 게이트와 콘트롤 게이트간의 커플링 비(coupling ratio)를 증가시키기 위하여, 플로팅 게이트용 폴리실리콘층을 형성한 후, 필드 산화막 윗부분의 폴리실리콘층을 제거하기 위한 플로팅 게이트용 마스크 공정으로 필드 산화막 윗부분의 폴리실리콘층이 개방된 포토레지스트 패턴을 형성하고, 경사 이온 주입(tilted implantation) 공정을 실시하여 플로팅 게이트용 폴리실리콘층의 선택된 부분의 저항력(resistivity; Rs)을 감소시켜 식각 비(etch rate)를 높게하므로 폴리실리콘층 식각시 포토레지스트 패턴에 의해 개방된 부분의 폴리실리콘층이 전부 제거되는 것이 아니라 이온 주입된 부분만 완전히 제거되고 이온 주입 되지 않은 부분은 일정 두께로 남아있게 되어 이 남아 있는 부분 만큼 커플링 비를 증가시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash EEPROM forming method. In order to increase the coupling ratio between a floating gate and a control gate of a flash EEPROM, after forming a polysilicon layer for a floating gate, a field is formed. Floating gate mask process to remove the polysilicon layer on the upper part of the oxide film, forming a photoresist pattern with the polysilicon layer on the upper part of the field oxide film open, and performing a tilted implantation process to perform the polysilicon layer for the floating gate By reducing the resistivity (Rs) of the selected portion of the to increase the etch rate (etch rate), the polysilicon layer of the portion opened by the photoresist pattern during the etching of the polysilicon layer is not removed but only the ion implanted portion The part that has been completely removed and not implanted will remain at a certain thickness It may increase the coupling ratio by parts.
Description
본 발명은 플래쉬 이이피롬(flash EEPROM) 형성 방법에 관한 것으로, 특히 플래쉬 이이피롬의 플로팅 게이트와 콘트롤 게이트간의 커플링 비(coupling ratio)를 증가시킬 수 있는 플래쉬 이이피롬 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash EEPROM forming method, and more particularly, to a flash ypyrom forming method capable of increasing a coupling ratio between a floating gate and a control gate of a flash YEPROM.
일반적으로, 플래쉬 이이피롬의 프로그램 및 소거 동작을 위해서는 플로팅 게이트와 콘트롤 게이트간의 커플링 비가 일정 값을 유지해야만 한다. 그런데, 최근 반도체 소자가 고집적화 및 소형화 되어감에 따라 플래쉬 이이피롬의 사이즈가 작아지고, 이로 인하여 커플링 비가 작아져서 플래쉬 이이피롬의 프로그램과 소거 효율이 떨어지는 문제가 있다. 이를 해결하기 위하여 제조공정의 개선을 통해 커플링 비를 극대화하는 연구가 진행되고 있다.In general, the coupling ratio between the floating gate and the control gate must be kept constant for the program and erase operations of the flash Y pyrom. However, in recent years, as semiconductor devices have been highly integrated and miniaturized, the size of the flash Y pyrom is reduced, and thus, the coupling ratio is reduced, thereby reducing the program and erase efficiency of the flash Y pyrom. In order to solve this problem, researches for maximizing the coupling ratio by improving the manufacturing process are being conducted.
도 1은 종래 스플릿 게이트(split gate) 구조의 플래쉬 이이피롬 형성 방법을 설명하기 위한 도면으로, 도 1(a)는 레이아웃이고, 도 1(b)는 도 1(a)의 X-X선을 따라 절취한 단면도이며, 도 1(c)는 도 1(a)의 Y-Y선을 따라 절취한 단면도이다.FIG. 1 is a view for explaining a method of forming a flash epyrom in a conventional split gate structure, in which FIG. 1 (a) is a layout and FIG. 1 (b) is cut along the line XX of FIG. 1 (a). 1 (c) is a cross-sectional view taken along the line YY in FIG. 1 (a).
웰(well)이 형성된 반도체 기판(11)에 소자 분리 공정으로 필드 산화막(12)을 형성하여 액티브 영역(active region)과 필드 영역(field region)을 정의(define)한다. 필드 산화막(12)이 형성된 반도체 기판(11)상에 터널 산화막(13), 제 1 폴리실리콘층(14)을 순차적으로 형성한다. 제 1 폴리실리콘층(14)은 저항력 (resistivity; Rs)이 약 300Ω/? 이다.A field oxide film 12 is formed in a semiconductor substrate 11 having wells formed by an isolation process to define active regions and field regions. The tunnel oxide film 13 and the first polysilicon layer 14 are sequentially formed on the semiconductor substrate 11 on which the field oxide film 12 is formed. The first polysilicon layer 14 has a resistivity (Rs) of about 300? /? to be.
플로팅 게이트용 마스크를 사용한 포토리소그라피(photolithography) 공정으로 필드 산화막(12)의 윗쪽이 개방된 포토레지스트 패턴(도시않음)을 형성한 후, 개방된 부분(도 1a의 지시부호 "A"부분)으로 노출된 제 1 폴리실리콘층(14)을 제거한다. 1차로 제거된 제 1 폴리실리콘층(14)를 포함한 전체 구조상에 유전체층(15)을 형성하고, 유전체층(15)상에 제 2 폴리실리콘층(16) 및 절연층(17)을 순차적으로 형성한다. 유전체층(15)은 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 구조가 널리 사용되고 있다.After the photoresist pattern (not shown) is formed on the top of the field oxide film 12 by a photolithography process using a mask for floating gate, the open portion (indicated by "A" in Fig. 1A) is formed. The exposed first polysilicon layer 14 is removed. The dielectric layer 15 is formed on the entire structure including the first polysilicon layer 14 removed first, and the second polysilicon layer 16 and the insulating layer 17 are sequentially formed on the dielectric layer 15. . As the dielectric layer 15, an ONO structure composed of a lower oxide film, a nitride film, and an upper oxide film is widely used.
콘트롤 게이트용 마스크를 사용한 포토리소그라피 공정으로 절연층(17)상에 포토레지스트 패턴(도시않음; 도 1a의 지시부호 "16"과 동일한 모양임)을 형성한 후, 절연층(17), 제 2 폴리실리콘층(16), 유전체층(15) 및 제 1 폴리실리콘층(14)을 순차적으로 식각하고, 이로인하여 플로팅 게이트(14)와 콘트롤 게이트(16)가 형성된다.After the photoresist pattern (not shown; has the same shape as the reference numeral “16” in FIG. 1A) on the insulating layer 17 by a photolithography process using a mask for a control gate, the insulating layer 17 and the second The polysilicon layer 16, the dielectric layer 15 and the first polysilicon layer 14 are sequentially etched, thereby forming the floating gate 14 and the control gate 16.
이후, 도면에는 도시하지 않았지만 소오스, 드레인 및 셀렉트 게이트 등의 형성공정을 통해 스플릿 게이트 구조의 플래쉬 이이피롬이 제조된다.Thereafter, although not shown in the drawings, a flash Y pyrom of a split gate structure is manufactured through a process of forming a source, a drain, and a select gate.
상기 종래 방법으로 제조되는 플래쉬 이이피롬은 플로팅 게이트(14)와 콘트롤 게이트(16)간의 커플링 비를 증가시키는데 한계가 있어 플래쉬 이이피롬의 고집적화 및 소형화를 실현하는데 어려움이 있고, 또한 플로팅 게이트용 마스크 공정과 콘트롤 게이트용 마스크 공정시에 오배열(misalign)이 발생될 경우 도 1(a)의 지시부호 "B" 부분에 브릿지 포인트(bridge point)가 생겨 플래쉬 이이피롬의 동작에 오류가 발생될 수 있다.The flash Y pyrom produced by the conventional method has a limit in increasing the coupling ratio between the floating gate 14 and the control gate 16, which makes it difficult to realize high integration and miniaturization of the flash Y pyrom, and also a mask for the floating gate. If misalignment occurs during the process and the mask process for the control gate, a bridge point may be formed at the “B” portion of FIG. 1 (a), and an error may occur in the operation of the flash Y pyrom. have.
따라서, 본 발명은 플래쉬 이이피롬의 플로팅 게이트와 콘트롤 게이트간의 커플링 비(coupling ratio)를 증가시켜 플래쉬 이이피롬의 고집적화 및 소형화를 실현시키면서, 플로팅 게이트용 마스크 공정과 콘트롤 게이트용 마스크 공정의 오배열로 생길수 있는 브릿지 현상을 방지하여 플래쉬 이이피롬의 동작을 향상시킬 수 있는 플래쉬 이이피롬 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention increases the coupling ratio between the floating gate and the control gate of the flash Y pyrom to realize high integration and miniaturization of the flash Y pyrom, while misaligning the mask process for the floating gate and the mask process for the control gate. It is an object of the present invention to provide a method for forming a flash ypyrom which can improve the operation of a flash ypyrom by preventing a bridge phenomenon that may occur.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 형성 방법은 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성하는 단계; 상기 필드 산화막의 윗쪽이 개방된 포토레지스트 패턴을 상기 제 1 폴리실리콘층상에 형성하는 단계; 상기 포토레지스트 패턴을 이온 주입 마스크한 경사 이온 주입 공정을 실시하여 개방된 부분으로 노출된 상기 제 1 폴리실리콘층의 선택된 부분에만 이온 주입 영역을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로한 식각 공정으로 노출된 상기 제 1 폴리실리콘층의 상기 이온 주입 영역을 제거하고, 이온 주입 되지 않은 상기 제 1 폴리실리콘층의 노출된 부분은 일정 두께로 남게되는 단계; 및 상기 포토레지스트 패턴을 제거한 후, 1차로 제거된 상기 제 1 폴리실리콘층를 포함한 전체 구조상에 유전체층, 제 2 폴리실리콘층 및 절연층을 순차적으로 형성한 후, 콘트롤 게이트용 마스크 공정으로 상기 층들을 패터닝 하여 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a method of forming a flash ypyrom according to the present invention may include sequentially forming a tunnel oxide film and a first polysilicon layer on a semiconductor substrate on which a field oxide film is formed; Forming a photoresist pattern on which the top of the field oxide film is opened, on the first polysilicon layer; Performing an oblique ion implantation process in which the photoresist pattern is ion implanted to form an ion implantation region only in a selected portion of the first polysilicon layer exposed as an open portion; Removing the ion implantation region of the first polysilicon layer exposed by an etching process using the photoresist pattern as an etching mask, and leaving the exposed portion of the first polysilicon layer which is not ion implanted to a predetermined thickness ; And after removing the photoresist pattern, sequentially forming a dielectric layer, a second polysilicon layer, and an insulating layer on the entire structure including the first polysilicon layer removed first, and then patterning the layers by a control gate mask process. To form a floating gate and a control gate.
도 1은 종래 스플릿 게이트 구조의 플래쉬 이이피롬 형성 방법을 설명하기 위한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view for explaining a flash easy pyrom formation method of a conventional split gate structure.
도 2 내지 도 5는 본 발명의 실시예에 따른 스플릿 게이트 구조의 플래쉬 이이피롬 형성 방법을 설명하기 위한 도면.2 to 5 are views for explaining a method of forming a flash ypyrom in a split gate structure according to an embodiment of the present invention.
도 6은 본 발명의 다른 실시예에 따른 스플릿 게이트 구조의 플래쉬 이이피롬 형성 방법을 설명하기 위한 단면도.FIG. 6 is a cross-sectional view illustrating a method for forming a flash easy pyrom of a split gate structure according to another exemplary embodiment of the present invention. FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
11, 21: 반도체 기판 12, 22: 필드 산화막11, 21: semiconductor substrate 12, 22: field oxide film
13, 23: 터널 산화막 14, 24, 34: 제 1 폴리실리콘층(플로팅게이트)13, 23: tunnel oxide film 14, 24, 34: first polysilicon layer (floating gate)
15, 25: 유전체층 16, 26: 제 2 폴리실리콘층 (콘트롤 게이트)15, 25 dielectric layer 16, 26 second polysilicon layer (control gate)
17, 27: 절연층 31: 포토레지스트 패턴17, 27: insulating layer 31: photoresist pattern
240: 이온 주입 영역240: ion implantation region
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 5는 본 발명의 실시예에 따른 스플릿 게이트 구조의 플래쉬 이이피롬 형성 방법을 설명하기 위한 도면이다. 각 도면에서, (a)는 레이아웃을 도시한 것이고, (b)는 (a)의 X-X선을 따라 절취한 단면도를 도시한 것이며, (c)는 (a)의 Y-Y선을 따라 절취한 단면도를 도시한 것이다.2 to 5 are views for explaining a method of forming a flash ypyrom in a split gate structure according to an embodiment of the present invention. In each drawing, (a) shows a layout, (b) shows a cross section taken along the line XX of (a), and (c) shows a cross section taken along the line YY of (a). It is shown.
도 2를 참조하면, 웰(well)이 형성된 반도체 기판(21)에 소자 분리 공정으로 고립(isolation)된 필드 산화막(22)을 형성하여 액티브 영역(active region)과 필드 영역(field region)을 정의(define)한다. 필드 산화막(22)이 형성된 반도체 기판(21)상에 터널 산화막(23), 제 1 폴리실리콘층(24)을 순차적으로 형성한다. 제 1 폴리실리콘층(24)은 Rs(resistivity)가 약 300Ω/? 이다. 플로팅 게이트용 마스크를 사용한 포토리소그라피(photolithography) 공정으로 필드 산화막(22)의 윗쪽이 개방된 포토레지스트 패턴(31)을 제 1 폴리실리콘층(24)상에 형성한다.Referring to FIG. 2, an active region and a field region are defined by forming a field oxide layer 22 isolated by a device isolation process on a semiconductor substrate 21 on which a well is formed. (define) The tunnel oxide film 23 and the first polysilicon layer 24 are sequentially formed on the semiconductor substrate 21 on which the field oxide film 22 is formed. The first polysilicon layer 24 has a resistivity (Rs) of about 300? /? to be. A photoresist pattern 31 is formed on the first polysilicon layer 24 in which the upper portion of the field oxide film 22 is opened by a photolithography process using a floating gate mask.
도 3을 참조하면, 포토레지스트 패턴(31)을 이온 주입 마스크한 경사 이온 주입(tilted implantation) 공정을 실시하여 개방된 부분으로 노출된 제 1 폴리실리콘층(24)의 선택된 부분에만 이온 주입 영역(240)을 형성한다. Rs가 약 300Ω/?인 제 1 폴리실리콘층(24)에 형성된 이온 주입 영역(240)은 주입된 이온에 의해 Rs가 약 50 내지 60Ω/?으로 낮아지고, 이때 측면 확산(lateral diffusion)에 의해 포토레지스트 패턴(31) 아래의 제 1 폴리실리콘층(24)의 일부분까지 형성된다(도 3b 및 3c에 도시됨). 이와 같이 측면 확산에 의해 도 1a에 도시된 브릿지 포인트(B) 일부분도 Rs가 낮아지게 된다(도 3a의 지시부호 "BB"부분). 이온 주입 영역(240)은 경사 이온 주입 공정시 이온 주입 각도와 포토레지스트의 두께에 의해 그 크기가 결정된다.Referring to FIG. 3, an ion implantation region may be formed only in a selected portion of the first polysilicon layer 24 exposed through the tilted implantation process in which the photoresist pattern 31 is ion implanted. 240). The ion implantation region 240 formed in the first polysilicon layer 24 having Rs of about 300 Ω /? Is lowered to about 50 to 60 Ω /? By the implanted ions, whereby lateral diffusion It is formed up to a portion of the first polysilicon layer 24 under the photoresist pattern 31 (shown in FIGS. 3B and 3C). As a result, the portion of the bridge point B shown in FIG. 1A also has a lower Rs due to lateral diffusion (indicated by "BB" in FIG. 3A). The size of the ion implantation region 240 is determined by the ion implantation angle and the thickness of the photoresist during the gradient ion implantation process.
한편, 경사 이온 주입 공정을 도면에서 도식화하는데 있어, 도 3a의 Y-Y선을 절취한 도 3c에는 이온 주입 방향이 경사지게 도식화 되었으나, 도 3a의 X-X선을 절취한 도 3b에는 이온 주입 방향이 수직인 것 같이 도식화 되었다(실질적으로는 이온 주입 방향이 도 3c와 같이 경사짐).On the other hand, in the schematic diagram of the gradient ion implantation process, the ion implantation direction is schematically illustrated in FIG. 3C, which is taken along the line YY of FIG. 3A, but the ion implantation direction is perpendicular to FIG. As shown in FIG. 3, the ion implantation direction is inclined as shown in FIG. 3C.
도 4를 참조하면, 포토레지스트 패턴(31)을 식각 마스크로한 식각 공정으로 노출된 제 1 폴리실리콘층(24)을 제거는데, Rs가 낮은 이온 주입 영역(240)의 노출된 부분은 제거되고, 이온 주입 되지 않은 제 1 폴리실리콘층(24)의 노출된 부분은, 도 4c에 도시된 바와 같이, 일정 두께로 남게되고(도 4c의 지시부호 "C"부분), 포토레지스트 패턴(31) 아래의 이온 주입 영역(240)의 노출되지 않은 부분은 제거되지 않고 남아있게 된다. 일반적으로, Rs가 약 50 내지 60Ω/?인 폴리실리콘층은 Rs가 약 300Ω/?인 폴리실리콘층보다 동일한 폴리실리콘 식각공정시 식각비(etch rate)가 5 내지 6배 빠르다. 이후 포토레지스트 패턴(31)을 제거한다.Referring to FIG. 4, the first polysilicon layer 24 exposed by the etching process using the photoresist pattern 31 as an etching mask is removed, and the exposed portion of the ion implantation region 240 having a low Rs is removed. The exposed portion of the first polysilicon layer 24 that is not ion implanted, remains as shown in FIG. 4C, at a constant thickness (indicated by “C” portion in FIG. 4C), and the photoresist pattern 31 The unexposed portions of the lower ion implantation region 240 remain unremoved. In general, the polysilicon layer having an Rs of about 50 to 60Ω /? Has an etch rate of 5 to 6 times faster during the same polysilicon etching process than the polysilicon layer having an Rs of about 300? / ?. Thereafter, the photoresist pattern 31 is removed.
도 5를 참조하면, 1차로 제거된 제 1 폴리실리콘층(24)를 포함한 전체 구조상에 유전체층(25)을 형성하고, 유전체층(25)상에 제 2 폴리실리콘층(26) 및 절연층(27)을 순차적으로 형성한다. 콘트롤 게이트용 마스크를 사용한 포토리소그라피 공정으로 절연층(27)상에 포토레지스트 패턴(도시않음; 도 5a의 지시부호 "26"과 동일한 모양임)을 형성한 후, 절연층(27), 제 2 폴리실리콘층(26), 유전체층(25) 및 제 1 폴리실리콘층(24)을 순차적으로 식각하고, 이로인하여 플로팅 게이트(24)와 콘트롤 게이트(26)가 형성된다. 플로팅 게이트(24)는 도 1에 도시된 플로팅 게이트(14)와 표면적을 비교할 때 지시부호 "C" 부분만큼 넓어, 결국 커플링 비를 증가시킬 수 있다.Referring to FIG. 5, the dielectric layer 25 is formed on the entire structure including the first polysilicon layer 24 removed first, and the second polysilicon layer 26 and the insulating layer 27 on the dielectric layer 25. ) Are formed sequentially. After the photoresist pattern (not shown; has the same shape as indicated by reference numeral 26 in FIG. 5A) on the insulating layer 27 by a photolithography process using a mask for a control gate, the insulating layer 27 and the second The polysilicon layer 26, dielectric layer 25 and first polysilicon layer 24 are sequentially etched, thereby forming floating gate 24 and control gate 26. The floating gate 24 is as wide as the "C" portion when comparing the surface area with the floating gate 14 shown in FIG. 1, which in turn can increase the coupling ratio.
유전체층(25)은 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 구조가 널리 사용되고 있는데, 도 4에 도시된 이온 주입 영역(240)의 남은 부분은 산화공정으로 하부 산화막을 형성할 때 이온 주입 되지 않은 제 1 폴리실리콘층(24) 부분보다 빨리(약 5 내지 6배) 산화되어 도 5c의 지시부호 "D" 부분처럼 두껍게 형성되며, 도면에는 나타나지 않았지만 도 1a에 지시된 브릿지 포인터 부분(B)에 대응되는 위치에 남겨진 이온 주입 영역(240) 역시 산화되어 브릿지 포인터에서의 취약성이 보완된다.As the dielectric layer 25, an ONO structure including a lower oxide film, a nitride film, and an upper oxide film is widely used. The remaining portion of the ion implantation region 240 shown in FIG. 4 is a non-ion implanted material when the lower oxide film is formed by an oxidation process. 1 is oxidized earlier (about 5 to 6 times) than the polysilicon layer 24 to form a thicker portion as indicated by the "D" portion of FIG. 5C, and corresponds to the bridge pointer portion B indicated in FIG. The ion implantation region 240 left at the point of oxidization is also oxidized to compensate for the fragility in the bridge pointer.
이후, 도면에는 도시하지 않았지만 소오스, 드레인 및 셀렉트 게이트 등의 형성공정을 통해 스플릿 게이트 구조의 플래쉬 이이피롬이 제조된다.Thereafter, although not shown in the drawings, a flash Y pyrom of a split gate structure is manufactured through a process of forming a source, a drain, and a select gate.
한편, 도 2에 도시된 제 1 폴리실리콘층(24)을 형성할 때, 통상 적용되는 두께보다 두껍게 형성하고, 도 3을 참조하여 설명한 경사 이온 주입 공정까지 동일한 공정을 실시한 후, 포토레지스트 패턴(31)을 제거하고, 이온 주입 영역(240)이 형성된 제 1 폴리실리콘층(24)을 이온 주입 영역(240) 부분이 완전히 제거되는 시점까지 전면 식각(blanket etch)하여, 도 5에 도시된 바와 같은 플로팅 게이트(34)를 형성할 수 있다. 이와 같이 형성된 플로팅 게이트(34)는 도 1에 도시된 플로팅 게이트(14)와 표면적을 비교할 때 지시부호 "E" 부분만큼 넓어, 결국 커플링 비를 증가시킬 수 있다.On the other hand, when forming the first polysilicon layer 24 shown in Fig. 2, it is formed thicker than the thickness generally applied, and after performing the same process until the gradient ion implantation process described with reference to Fig. 3, the photoresist pattern ( 31 is removed, and the first polysilicon layer 24 having the ion implantation region 240 is etched by a blanket etch until the portion of the ion implantation region 240 is completely removed, as shown in FIG. 5. The same floating gate 34 can be formed. The floating gate 34 thus formed may be as wide as the portion “E” when comparing the surface area with the floating gate 14 shown in FIG. 1, thereby increasing the coupling ratio.
상술한 바와 같이, 본 발명은 플로팅 게이트용 폴리실리콘층을 형성한 후, 필드 산화막 윗부분의 폴리실리콘층을 제거하기 위한 플로팅 게이트용 마스크 공정으로 필드 산화막 윗부분의 폴리실리콘층이 개방된 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 이온 주입 마스크로 한 경사 이온 주입(tilted implantation) 공정을 실시하여 플로팅 게이트용 폴리실리콘층의 선택된 부분의 Rs를 감소시켜 식각 비(etch rate)를 높게하고, 폴리실리콘층 식각 공정으로 이온 주입된 부분만 완전히 제거하고 이온 주입 되지 않은 부분은 일정 두께로 남게하여 커플링 비를 증가시키며, 또한 경사 이온 주입시 포토레지스트 패턴 아래로 측면 확산된 이온 주입 부분이 유전체층 형성을 위한 산화공정시 산화됨에 따라 브릿지 포인트의 취약성을 보완시킨다. 따라서, 커플링 비의 증가로 인한 플래쉬 이이피롬의 고집적화 및 소형화를 실현시킬 수 있으며, 브릿지 현상을 방지하여 플래쉬 이이피롬의 동작을 향상시킬 수 있다.As described above, the present invention provides a floating gate mask process for removing the polysilicon layer on the field oxide layer after forming the polysilicon layer for the floating gate, and using the photoresist pattern in which the polysilicon layer on the field oxide layer is opened. And a tilted implantation process using the photoresist pattern as an ion implantation mask to reduce the Rs of the selected portion of the polysilicon layer for floating gate to increase the etch rate, thereby increasing the polysilicon layer. The etching process completely removes only the ion-implanted portion and leaves the non-ion-implanted portion at a certain thickness to increase the coupling ratio. The oxidation process compensates for the brittleness of the bridge points. Therefore, high integration and miniaturization of the flash Y pyrom due to the increase in the coupling ratio can be realized, and the operation of the flash Y pyrom can be improved by preventing the bridge phenomenon.
Claims (4)
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| KR1019980025667A KR100280816B1 (en) | 1998-06-30 | 1998-06-30 | Flash Ipyrom Formation Method |
Applications Claiming Priority (1)
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| KR1019980025667A KR100280816B1 (en) | 1998-06-30 | 1998-06-30 | Flash Ipyrom Formation Method |
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Family
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Family Applications (1)
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1998
- 1998-06-30 KR KR1019980025667A patent/KR100280816B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20000004237A (en) | 2000-01-25 |
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