JPS6074435A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPS6074435A JPS6074435A JP59183892A JP18389284A JPS6074435A JP S6074435 A JPS6074435 A JP S6074435A JP 59183892 A JP59183892 A JP 59183892A JP 18389284 A JP18389284 A JP 18389284A JP S6074435 A JPS6074435 A JP S6074435A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体製造工程に於けるマスク合わせ用パタ
ーンの形状及びマスク合わせの手段に関する。
ーンの形状及びマスク合わせの手段に関する。
本発明の目的は、半導体製造上のマスク合わせ工程に於
いて、該工程作業を容易にし、且つ各々のマスク合わせ
工程により累積される半導体構成パターン相互のずれを
減少させ、製造工程上の精度向上を図った半導体製造工
程に関する、〔従来技術〕 一般にマスク合わせ工程に於ては、成る工程で製造され
る層に第１図８の如きパターンが形成され、次の１−を
形成する工程に用いられるマスクに含１れる同図すの９
口きマスク合わせ用パターンを重ねることにより各層間
のアライメイトがなされる。
いて、該工程作業を容易にし、且つ各々のマスク合わせ
工程により累積される半導体構成パターン相互のずれを
減少させ、製造工程上の精度向上を図った半導体製造工
程に関する、〔従来技術〕 一般にマスク合わせ工程に於ては、成る工程で製造され
る層に第１図８の如きパターンが形成され、次の１−を
形成する工程に用いられるマスクに含１れる同図すの９
口きマスク合わせ用パターンを重ねることにより各層間
のアライメイトがなされる。
従来のマスク合わせ工程に於けるマスク合わせ用パター
ン形状は、第２図（ａ） 、 （ｂ） 、 （ｃ）の如
き形状を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね合わせ
てマスク合わせを行い、該第２のマスクにより同時に半
導体製造上釦形成されるパターン５に第３のマスクに含
まれるパターン４を取ね合わせて、該第３のマスクのマ
スク合わせを行い、以後同様に第４．第５等のマスクの
マスク合わせを行なっている。然るにこの手段を用いる
と、各々のマスク合わせ工程に於けるマスク合わせ用パ
ターンがすべて同一形状である為、該工程作業における
マスク合わせ位置の判別が不明確となり、内部半導体構
成パターンで比較確認せねばならず作業能率の低下を招
いているっ 一方防止策として、前記欠点を補うべく第３図に示され
るように同一箇所にマスク合わせ用パターンを形成し、
第１のマスクにより形成されるパターン９に第２のマス
クに含まれるパターン１０を重ね合わせ、更にパターン
１０に第３のマスクに含寸れるパターン１１を順次重ね
合わせる手段も用いられている。
ン形状は、第２図（ａ） 、 （ｂ） 、 （ｃ）の如
き形状を有し、第１のマスクにより形成される該パター
ン１に第２のマスクに含まれるパターン２を重ね合わせ
てマスク合わせを行い、該第２のマスクにより同時に半
導体製造上釦形成されるパターン５に第３のマスクに含
まれるパターン４を取ね合わせて、該第３のマスクのマ
スク合わせを行い、以後同様に第４．第５等のマスクの
マスク合わせを行なっている。然るにこの手段を用いる
と、各々のマスク合わせ工程に於けるマスク合わせ用パ
ターンがすべて同一形状である為、該工程作業における
マスク合わせ位置の判別が不明確となり、内部半導体構
成パターンで比較確認せねばならず作業能率の低下を招
いているっ 一方防止策として、前記欠点を補うべく第３図に示され
るように同一箇所にマスク合わせ用パターンを形成し、
第１のマスクにより形成されるパターン９に第２のマス
クに含まれるパターン１０を重ね合わせ、更にパターン
１０に第３のマスクに含寸れるパターン１１を順次重ね
合わせる手段も用いられている。
然るに、前記マスク合わせ手段（ｄ単に一段階前の工程
に用いられたマスクにより形成されるパターンを基準と
してマスク合わせを行う為、製造工程の進展にとも彦い
各４スフ合わせに於て生じたずれによる誤差は累積され
、累積誤差は最悪値で（１回のマスク合わせによって生
じる誤差）× （マスク総数−１）となる。
に用いられたマスクにより形成されるパターンを基準と
してマスク合わせを行う為、製造工程の進展にとも彦い
各４スフ合わせに於て生じたずれによる誤差は累積され
、累積誤差は最悪値で（１回のマスク合わせによって生
じる誤差）× （マスク総数−１）となる。
具体的−例として相補型Ｍｏ５７ｐ界効果ｔ・ランジス
タ製造工程の一部に関して述べる。
タ製造工程の一部に関して述べる。
相補型ＭＯ８電界効果トランジスタ（ｄ、一般に第４図
に示す如き構造にあり、同図における構造を得る為には
少なくともＮチャネルザブストレート１３、Ｐチャネル
ソース嗜ドレインを形成する＋ ｐ 拡散層１４、 Ｎチャネルノース・トンインを十 形成するＮ拡散層１５、 ゲート絶縁層１６、拡散層と
金属電極との接触部１７、金属電極１８、表面保護膜の
入出力バット上の窓開けの各々を形成する７枚の一スク
が必要となり、また通常Ｎ−１−＋ 拡散層（はＰ 拡散層より拡散係数が小さい為、該＋ Ｐ 拡散層より後に形成され、且つ各々は前記の順に形
成されるものと仮定する。
に示す如き構造にあり、同図における構造を得る為には
少なくともＮチャネルザブストレート１３、Ｐチャネル
ソース嗜ドレインを形成する＋ ｐ 拡散層１４、 Ｎチャネルノース・トンインを十 形成するＮ拡散層１５、 ゲート絶縁層１６、拡散層と
金属電極との接触部１７、金属電極１８、表面保護膜の
入出力バット上の窓開けの各々を形成する７枚の一スク
が必要となり、また通常Ｎ−１−＋ 拡散層（はＰ 拡散層より拡散係数が小さい為、該＋ Ｐ 拡散層より後に形成され、且つ各々は前記の順に形
成されるものと仮定する。
前述の如く、従来の相補型ＭＯ８電界効果トランジスタ
製造工程に於けるマスク合わせの際、任意の製造工程に
於て用いられるマスクは、単に該工程一段階前に用いら
れたマスクにより形成されるマスク合わせ用パターンを
基準としてマスタ合わせを行う為、前記Ｍｏ ｓ電界効
果トランジスタを製造する場合、Ｐチャイ・パターン・
ドレイン拡散層１４を形成する時マスク合わせの基準と
なるマスクは、Ｎチャネルサブストレート１′５を形成
するパターンを有するマスクであり、またＮチャネルソ
ース・ド【／イン拡散層１５を形成する時マスク合わせ
の基部はＰチャネルノース・ドレイン拡散層１４を形成
するパターンを有するマスクであり、更にゲート絶縁層
１６を形成する時マスク合わせの基準は、Ｎチャネルソ
ース・ドレイン拡散層１５を形成するパターンを有する
マスクである。以後すべての工程に於て同様に該工程一
段１偕前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じノζ誤差は累積さ
れ得る。
製造工程に於けるマスク合わせの際、任意の製造工程に
於て用いられるマスクは、単に該工程一段階前に用いら
れたマスクにより形成されるマスク合わせ用パターンを
基準としてマスタ合わせを行う為、前記Ｍｏ ｓ電界効
果トランジスタを製造する場合、Ｐチャイ・パターン・
ドレイン拡散層１４を形成する時マスク合わせの基準と
なるマスクは、Ｎチャネルサブストレート１′５を形成
するパターンを有するマスクであり、またＮチャネルソ
ース・ド【／イン拡散層１５を形成する時マスク合わせ
の基部はＰチャネルノース・ドレイン拡散層１４を形成
するパターンを有するマスクであり、更にゲート絶縁層
１６を形成する時マスク合わせの基準は、Ｎチャネルソ
ース・ドレイン拡散層１５を形成するパターンを有する
マスクである。以後すべての工程に於て同様に該工程一
段１偕前に用いられたマスクを基準としてマスク合わせ
を行う為、各マスク合わせに於て生じノζ誤差は累積さ
れ得る。
その−例として、ソース・ドレイン拡散層１４、ゲート
絶縁１＠１６、金属型Ｉｆ１ａから、ｆＬるチャネル部
分をパターン設計上第５図のような配置にした場合に関
して考慮すれば、従来のマスク合わせ方式では各マスク
合わせ工程に於て一方向（（ずｉｌが生じた場合、ずれ
による用差は素晴され第６図に示されるようにパターン
設剖ミに第５図の！！＋＋ （考慮されたソース・ドレ
イン拡散１−☆１４と金属祈’：（ｉｉ１８の重なりを
得ることが出来ずチャネル形成が困難になる。
絶縁１＠１６、金属型Ｉｆ１ａから、ｆＬるチャネル部
分をパターン設計上第５図のような配置にした場合に関
して考慮すれば、従来のマスク合わせ方式では各マスク
合わせ工程に於て一方向（（ずｉｌが生じた場合、ずれ
による用差は素晴され第６図に示されるようにパターン
設剖ミに第５図の！！＋＋ （考慮されたソース・ドレ
イン拡散１−☆１４と金属祈’：（ｉｉ１８の重なりを
得ることが出来ずチャネル形成が困難になる。
従って半導体生産歩留りを向−Ｉニさせる為（′ζこつ
したアライメント精度から発生する累積誤差を考慮し余
裕のあるパターンを設計せねばなしっず、集積度の低下
、更には生産＋：１降下の一因どなっていた。
したアライメント精度から発生する累積誤差を考慮し余
裕のあるパターンを設計せねばなしっず、集積度の低下
、更には生産＋：１降下の一因どなっていた。
本発明は、かかる欠点を除去Ｌ７だもので、ノース・ド
レイン拡散層を形成するパターン全イイするマスクを基
準マスクと１７、該基準マスクに、マスク合せ用パター
ン形状を以降のマ、スクの数に対応して複数個形成し、
以降のマスク（・こ含まＪ７−る各マスク合せパターン
は、該複数個のパターン形状の各々に重ねることにより
マスク合せすることを特徴とする半導体装置の製造方法
を提供するものである。
レイン拡散層を形成するパターン全イイするマスクを基
準マスクと１７、該基準マスクに、マスク合せ用パター
ン形状を以降のマ、スクの数に対応して複数個形成し、
以降のマスク（・こ含まＪ７−る各マスク合せパターン
は、該複数個のパターン形状の各々に重ねることにより
マスク合せすることを特徴とする半導体装置の製造方法
を提供するものである。
本発明は、第８図の如き形状によるマスク合わせ用パタ
ーンを用い、同図ａの如く形成されたパターンに同図す
の如きパターンを重ねる手段を採用し、Ｆ！９図ｆａ）
、 （ｂ） 、 （Ｃ） 、 （ｄ）の如く、各マス
ク合わぜ毎に異なった形状を持だぜ、マスク合わせ工程
に於て、該形状で重ねるべき位置を明６４ｔ＋に判別し
得るととてより、該工程の作業能率を向上させている。
ーンを用い、同図ａの如く形成されたパターンに同図す
の如きパターンを重ねる手段を採用し、Ｆ！９図ｆａ）
、 （ｂ） 、 （Ｃ） 、 （ｄ）の如く、各マス
ク合わぜ毎に異なった形状を持だぜ、マスク合わせ工程
に於て、該形状で重ねるべき位置を明６４ｔ＋に判別し
得るととてより、該工程の作業能率を向上させている。
寸だ第８図及び第９図（２）’＋、 ｔｂ） 、 ｔｃ
） ＋ （ｄ）の如き本発明によるマスク合わせ用パタ
ーンの形状の優れている点は、該パターンの外側の辺で
マスク合わせが出来るばかりでなく、内側の辺によりマ
スク合わせの出来ることから、マスク合わせ操作が容易
となり、アライメンｒ棺度も向上する。
） ＋ （ｄ）の如き本発明によるマスク合わせ用パタ
ーンの形状の優れている点は、該パターンの外側の辺で
マスク合わせが出来るばかりでなく、内側の辺によりマ
スク合わせの出来ることから、マスク合わせ操作が容易
となり、アライメンｒ棺度も向上する。
本発明による他のマスク合、ｂせ用パターンの形状は、
第１０図ｆａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）
の如き数字形であり且つマスク合わせを行おうとするマ
スク番号と−致させ、或いはマスク合わせ工程の順に番
号をつけることによりマスク合わせ工程に於ける合わせ
位置の判別が容易となり、同時に、使用（−ようとする
マスクの確契も可能となる。但し該パターンを数字形で
なく、文字形とし、マスクの種別る・童味する文字を用
いる手段によっても同様の結果を得ることが出来る。
第１０図ｆａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）
の如き数字形であり且つマスク合わせを行おうとするマ
スク番号と−致させ、或いはマスク合わせ工程の順に番
号をつけることによりマスク合わせ工程に於ける合わせ
位置の判別が容易となり、同時に、使用（−ようとする
マスクの確契も可能となる。但し該パターンを数字形で
なく、文字形とし、マスクの種別る・童味する文字を用
いる手段によっても同様の結果を得ることが出来る。
また、一方相補型ＭＯ８電界効果トランジヌタ製造工程
に於ける本発明によるマスク合わせの手段は、第９図（
ｌＩ）〜（ｄ）或いは第１０図（ａ）〜（ｄ）に示した
パターンを用い、第２のマスク即ち、Ｕｊ１述した相補
型Ｍ ＯＳ Ｍｔ界効果トランジスタ製造工程に従えば
、Ｐチャネルノース・ドレイン拡散層を形成する為に用
いられるマスクは、第１のＮチャネルサブストレートを
形成する為のマスクに含まれるパターンを基準としてマ
スク合わせを行い、Ｎチャネルソース・ドレイン拡散層
を形成する工程以後、＠３から第７のマスクはすべて、
第２のマスクにより形成されたマスク合わせ用パターン
を基準として該工程を行う方法である。従って、第１か
ら第７の該工程に於けるアライメント操作にょる誤差は
、累積され得す、その結果該トランジスタ製造としての
アライメント精度が向上し、設計上過度な余裕をとる必
要がなく、設計の自由度が増し、％積度の向上が得られ
る０ 具体例として、前例に喝げた第５図の如き配置に於ては
、第７図に示されるようにゲート絶Ｒ層１６を形成する
時、マスク合わぜの基準となるマスクは、ソース・ドレ
イン拡散層１４を形成するパターンを有するマスクであ
り、１だ金鳩電極１８を形成する際に於ても、ソース・
ドレイン拡散層１４を形成するパターンを有するマスク
を基準とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ず・れによる誤差は累積されず
、−回の該■僅に於ける誤差に対する余裕をもった設ａ
１を行えば、所定のパターン構成を得るととが出来る。
に於ける本発明によるマスク合わせの手段は、第９図（
ｌＩ）〜（ｄ）或いは第１０図（ａ）〜（ｄ）に示した
パターンを用い、第２のマスク即ち、Ｕｊ１述した相補
型Ｍ ＯＳ Ｍｔ界効果トランジスタ製造工程に従えば
、Ｐチャネルノース・ドレイン拡散層を形成する為に用
いられるマスクは、第１のＮチャネルサブストレートを
形成する為のマスクに含まれるパターンを基準としてマ
スク合わせを行い、Ｎチャネルソース・ドレイン拡散層
を形成する工程以後、＠３から第７のマスクはすべて、
第２のマスクにより形成されたマスク合わせ用パターン
を基準として該工程を行う方法である。従って、第１か
ら第７の該工程に於けるアライメント操作にょる誤差は
、累積され得す、その結果該トランジスタ製造としての
アライメント精度が向上し、設計上過度な余裕をとる必
要がなく、設計の自由度が増し、％積度の向上が得られ
る０ 具体例として、前例に喝げた第５図の如き配置に於ては
、第７図に示されるようにゲート絶Ｒ層１６を形成する
時、マスク合わぜの基準となるマスクは、ソース・ドレ
イン拡散層１４を形成するパターンを有するマスクであ
り、１だ金鳩電極１８を形成する際に於ても、ソース・
ドレイン拡散層１４を形成するパターンを有するマスク
を基準とする為、各々のマスク合わせ工程に於て最大の
ずれが生じた場合でも、ず・れによる誤差は累積されず
、−回の該■僅に於ける誤差に対する余裕をもった設ａ
１を行えば、所定のパターン構成を得るととが出来る。
本発明によるマスク合わせ用パターンの形状を採用し、
更に相補型Ｍ ＯＳ 電界効果トランジスタ製造に於て
、第２のマスクをマスク合わせの基準シ＋ス？−） Ｉ
Ｆ ｒｈ 、 ？ ２ ｈ ／ｋＪｈ才’Ｔ脛１ｆｆ
ｆム１汁入イ／戸業能率を上げ集積度の向上、史には生
産性の向上が図れる。
更に相補型Ｍ ＯＳ 電界効果トランジスタ製造に於て
、第２のマスクをマスク合わせの基準シ＋ス？−） Ｉ
Ｆ ｒｈ 、 ？ ２ ｈ ／ｋＪｈ才’Ｔ脛１ｆｆ
ｆム１汁入イ／戸業能率を上げ集積度の向上、史には生
産性の向上が図れる。
以上の如く本発明にｊ−、ノース・ドレイン拡赦層形成
用のマスクを基準（（１〜、このマスクに複数個の目合
せパターンを（Ｋ成し、ｊ″−、’、 ：・、ηのマス
クのパターンは上ｉ己目合せパターン（（爪ねもように
し／こから、全てη５、ソース・ドレイン拡へに層全ｊ
＾〆ｊ＜ｔ ｐ’ｃ−ｔｙてパターニングが形成できる
ので、アライメント操作による誤作が累積され得す、ア
ライメン１１′１”を変が向上し、従って、設計−に過
度な余裕全とる必要がないので、設計の自由度がＪ署し
、４１す積度を向上する効果が得られる。
用のマスクを基準（（１〜、このマスクに複数個の目合
せパターンを（Ｋ成し、ｊ″−、’、 ：・、ηのマス
クのパターンは上ｉ己目合せパターン（（爪ねもように
し／こから、全てη５、ソース・ドレイン拡へに層全ｊ
＾〆ｊ＜ｔ ｐ’ｃ−ｔｙてパターニングが形成できる
ので、アライメント操作による誤作が累積され得す、ア
ライメン１１′１”を変が向上し、従って、設計−に過
度な余裕全とる必要がないので、設計の自由度がＪ署し
、４１す積度を向上する効果が得られる。
第１図（ａ） 、 （ｂ）は、従来のマスク合わＷ用パ
ターンの形状。第２図（ａ１〜ｆｅｔｉｄ、’、ｆｉＣ
来のマスク合わせ方式の一例。第６図は、従来のマスク
合わせ７５氏の他の例。第４図は、一般的な相補型ＭＯ
Ｓ型τ（℃界効果トランジスタの構造断面図。、ｉｒ；
５１ｉンｊＩｉ、相捕型ＭＯ８電界効果トランジスタ
のチャネル部に於けるンース・ドレイン拡散層及びゲー
ト金属の配置図の一例。第６図は、従来のマスク合わせ
手段によりずれを生じた第５図に於けるチャネル部。 第７図は、本発明によるマスク合わせ手段金柑いる場合
の第５図に於けるチャネル部。第８図（ａ）（ｂ）は、
本発明によるマスク合わせ用パターンの形状。 第９図（ａ）、（ｂ）、（ｃ）、（ｄ）（ｄ１本発明に
よる異なった形状を有するマスク合わぜ方式。・耶１０
図（、） 、 （ｂ）。 （Ｃ） 、 （ｄ）は、本発す」による敬字形を有する
マスク合わせ方式。 １．９・・・第１のマスクにより形成きれるマスク合わ
せ用パターン ２．５．１０・・・第２のマスクにより形成されるマス
ク合わせ用パターン ４．５．１１・・・第６のマスクにより形成されるマス
ク合わせ用パターン ６．７．１２・・・第４のマスクにより形成されるマス
ク合わせ用パターン − ８・・・第５のマスクにより形成されるマスク合わせ用
パターン １５・・・Ｎチャネルサブストｌノート１４・・・Ｐチ
ャネルソース・ドｌ／インを形成するＰ拡散層 ＋ １５・・Ｎチャネルソース・ドレインを形成するＮ拡散
層 １６・・ゲート絶縁層 １７・・拡散層と金属電極との隣合部 １８・・・金属電極 １９・・絶縁ノ帝 以 ト 出願人 株式会社 睡訪硝丁舎 代理人 弁理士最上 務 （１１ 第１Ｌ 二２ 第一 （Ｃ） 図 第４図 第９図 第１０図
ターンの形状。第２図（ａ１〜ｆｅｔｉｄ、’、ｆｉＣ
来のマスク合わせ方式の一例。第６図は、従来のマスク
合わせ７５氏の他の例。第４図は、一般的な相補型ＭＯ
Ｓ型τ（℃界効果トランジスタの構造断面図。、ｉｒ；
５１ｉンｊＩｉ、相捕型ＭＯ８電界効果トランジスタ
のチャネル部に於けるンース・ドレイン拡散層及びゲー
ト金属の配置図の一例。第６図は、従来のマスク合わせ
手段によりずれを生じた第５図に於けるチャネル部。 第７図は、本発明によるマスク合わせ手段金柑いる場合
の第５図に於けるチャネル部。第８図（ａ）（ｂ）は、
本発明によるマスク合わせ用パターンの形状。 第９図（ａ）、（ｂ）、（ｃ）、（ｄ）（ｄ１本発明に
よる異なった形状を有するマスク合わぜ方式。・耶１０
図（、） 、 （ｂ）。 （Ｃ） 、 （ｄ）は、本発す」による敬字形を有する
マスク合わせ方式。 １．９・・・第１のマスクにより形成きれるマスク合わ
せ用パターン ２．５．１０・・・第２のマスクにより形成されるマス
ク合わせ用パターン ４．５．１１・・・第６のマスクにより形成されるマス
ク合わせ用パターン ６．７．１２・・・第４のマスクにより形成されるマス
ク合わせ用パターン − ８・・・第５のマスクにより形成されるマスク合わせ用
パターン １５・・・Ｎチャネルサブストｌノート１４・・・Ｐチ
ャネルソース・ドｌ／インを形成するＰ拡散層 ＋ １５・・Ｎチャネルソース・ドレインを形成するＮ拡散
層 １６・・ゲート絶縁層 １７・・拡散層と金属電極との隣合部 １８・・・金属電極 １９・・絶縁ノ帝 以 ト 出願人 株式会社 睡訪硝丁舎 代理人 弁理士最上 務 （１１ 第１Ｌ 二２ 第一 （Ｃ） 図 第４図 第９図 第１０図
Claims (1)
- ＭＯ８Ｉ−ランジスタを形成する半導体装置の製造方法
において、ソース・ドレイン拡散層を形成するパターン
を有するマスクを基準マスクとし、該基準マスクに、マ
スク合せ用パターン形状を以降のマスクの数に対応して
複数個形成し、以降のマスクに含まれる各マスク合せパ
ターンは、該複数個のパターン形状の各々に重ねるとと
によりマスク合せすることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183892A JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183892A JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50154219A Division JPS5854496B2 (ja) | 1975-12-24 | 1975-12-24 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078250A Division JPS62271429A (ja) | 1987-03-31 | 1987-03-31 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074435A true JPS6074435A (ja) | 1985-04-26 |
| JPS6132809B2 JPS6132809B2 (ja) | 1986-07-29 |
Family
ID=16143636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183892A Granted JPS6074435A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260223A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置 |
| WO1999056308A1 (fr) * | 1998-04-28 | 1999-11-04 | Nikon Corporation | Systeme d'exposition et procede de production d'un microdispositif |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700525A (en) * | 1986-04-16 | 1987-10-20 | Donnelly Corporation | Molded panel assembly and fasteners therefor |
| JPH0443616Y2 (ja) * | 1986-12-30 | 1992-10-15 | ||
| JPS63180710U (ja) * | 1987-05-14 | 1988-11-22 | ||
| JPS6449713U (ja) * | 1987-09-24 | 1989-03-28 | ||
| JPH0425012U (ja) * | 1990-06-26 | 1992-02-28 | ||
| JPH06173918A (ja) * | 1992-01-16 | 1994-06-21 | Nifco Inc | クリップ |
-
1984
- 1984-09-03 JP JP59183892A patent/JPS6074435A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260223A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置 |
| WO1999056308A1 (fr) * | 1998-04-28 | 1999-11-04 | Nikon Corporation | Systeme d'exposition et procede de production d'un microdispositif |
| US6416912B1 (en) | 1998-04-28 | 2002-07-09 | Nikon Corporation | Method of manufacturing microdevice utilizing combined alignment mark |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132809B2 (ja) | 1986-07-29 |
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