JPS6130230B2

JPS6130230B2 -

Info

Publication number: JPS6130230B2
Application number: JP10286377A
Authority: JP
Inventors: Yoshio Kitamura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-08-25
Filing date: 1977-08-25
Publication date: 1986-07-11
Also published as: JPS5435782A

Description

【発明の詳細な説明】本発明は複数の時間帯を設定できるようにした
タイマー装置に関し、特に上記時間帯が重複して
設定されたことを検出できるようにしたものであ
る。

従来よりタイマーにより予め記録開始時刻を設
定できるようにしたVTRが知られている。この
ようなVTRに用いられるタイマーは記録の開始
時刻のみを一回だけ設定できるものであつた。こ
のためテレビ番組をタイマーを用いて記録する場
合は、一つのチヤンネルの番組を一回しか記録す
ることができず、しかも記録の停止は手動で行わ
ねばならないため不便であつた。近年ホームビデ
オ等が普及し、VTR自体の機能も向上するにつ
れて従来のようなタイマーでは不満足となつて来
ている。

そこでデイジタルタイマーを用いて複数の記録
開始時刻及び記録終了時刻を設定し、これらを記
録することによつて各時間帯で夫々番組を記録す
ることが考えられるが、その場合次のような問題
が生じる。即ち、カセツトテープに記録する場合
は、一個のカセツトに記録できる時間が限られて
いるため、設定された各時間帯の和が上記の時間
を越えないようにしなければならない。各時間帯
が互いにその全部又は一部が誤つて重複して設定
されることないようにしなければならない。

本発明は特に上述した時間帯の重複の問題を解
決するためのもので、各時間帯のうち最も長い時
間帯の始めの時刻のコードを歩進させ各歩進時刻
と他の時間帯の始めの時刻及び終りの時刻との一
致・不一致を見ることによつて各時間帯の重複を
検出するようにしたものである。

以下本発明の実施例を図面と共に説明する。

本実施例では２つの時間帯Ａ，Ｂを設定するよ
うにしている。また24時間型デイジタルカウンタ
を用いて時間帯Ａ，Ｂの各開始時刻と終了時刻と
をメモリに記録するようにしている。ある設定さ
れた時間帯Ａに対して時間帯Ｂは第１図に示され
るようにB₁／B₇の７通りの設定が成されるもの
と仮定する。尚、Asは時間帯Ａの開始時刻、Af
は時間帯Ａの終了時刻、Bsは時間帯Ｂの開始時
刻、Bfは時間帯Ｂの終了時刻、taは時間帯Ａの長
さ、tbは時間帯Ｂの長さを示す。上記B₁〜B₇のう
ちB₁のBfとAsとが一致し、B₂のBsとAfとが一致
しているがこの場合B₁，B₂とＡとは重複してい
ないものとする。またB₅，B₇はＡと重複してい
ないことは明らかである。従つてＡと重複するの
はB₃，B₄及びB₅である。本実施例では上記の重
複が検出されたときにメモリーに記憶された時間
帯ＢのBsとBfとを消去するようにしている。

次に時間帯Ａ，Ｂを設定してから重複を検出す
るまでの動作の概略を述べる。

時間帯ＡのAs及びAfをメモリーに書き込
む。

時間帯Ａの長さtaをAfからAsを減算して求
める。

このtaが規定の時間を越えていないかをチエ
ツクする。上記規定の時間とは例えばVTRの
場合は、１個のカセツトに記録可能な時間であ
り、本実施例ではこの時間を２時間とする。

時間帯Ａの長さが２時間を越えている場合は
設定をやり直し、越えていない場合は時間帯Ｂ
のBs及びBfをメモリーに書き込む。

時間帯Ｂの長さtb（＝Bf−Bs）と上記taとを
加算し、（ta＋tb）が２時間を越えていないか
をチエツクし、越えていた場合は時間帯Ｂのみ
を消去して、設定のやり直しを行う。

チエツク終了後taとtbとの大小を比較する。

ta＞tbの場合は、時間帯ＡのAsと時間帯Ｂ
のBfとを比較する。両者が一致した場合は第
１図のB₁が設定されたことになるため時間帯
Ｂが正しく設定されたものとする。

時間帯ＡのAfと時間帯ＢのBsとを比較す
る。両者が一致しし場合は第１図のB₂が設定
されたことになるため時間帯Ｂが正しく設定さ
れたものとする。尚、，においてtb＞taの
場合は時間帯Ｂを基準として同様の比較を行
い、ta＝tbの場合は時間帯Ａを基準とする。

上記両者が一致しない場合及びB₃〜B₇の何
れかの設定が成された場合については以下の動
作が行われる。尚、ここではta＞tbとして時間
帯Ａを基準としているが、tb＞taの場合は時間
帯Ｂを基準とすればよい。

メモリーより時間帯ＡのAsコードを読み出
し、このコードを１分毎のコードに歩進させ、
各歩進コードと時間帯ＢのBs及びBfとを夫々
比較する。

上記歩進コードがAfと一致するまでの間
に、ある歩進コードとBsまたはBfとが一致し
た場合は、B₃〜B₅の何れかが設定されたこと
になるため、このとき時間帯Ｂの設定を消去す
る。

歩進コードがAfと一致するまでの間に各歩
進コードとBsまたはBfとが一致しなかつた場
合はB₆またはB₇の正しい設定が行われたこと
になる。

第２図は上記の動作を行うための24時間型デイ
ジタルタイマーの回路系統の実施例を示すもので
ある。

第２図において、１は時刻設定回路で、時間帯
Ａ，Ｂを指定するための押釦２Ａ，２Ｂ、「時」
及び「分」を設定するための押釦３，４、時刻の
数値を設定するための10個の押釦５とが設けられ
ている。６は書き込み回路、７はメモリー、８は
読み出し回路である。９はプロセスシーケンス制
御回路で、タイミング回路１０と制御回路１１と
により構成される。タイミング回路１０は制御回
路１１からの制御信号に基いて所定の回路を所定
のタイミングで動作させるためのタイミング信号
を出力する。制御回路１０は所定の回路から入力
される信号に基いてタイミング回路１０を制御す
る。

１２は表示器で、制御回路１０からの信号に基
いて時間帯Ａ，ＢのAs，Af及びBs，Bfの表示、
重複検出表示、消去表示及び正しい設定の表示等
の表示を行う。尚、この表示器１２によつて上記
表示の外検出動作中における所定のタイミングを
表示したり、現在時刻を表示するようにしてよ
い。１３は24時間加算器、１４は演算回路、１５
は歩進パルス発生回路、１６は時間型歩進型24時
間型プリセツトカウンタ、１７，１８，１９は比
較器、２０はレジスタメモリーである。

次に上記構成による動作を前記／に基いて
詳述する。

先ず押釦２Ａを押して時間帯Ａを指定した後、
押釦５及び３，４を選択的に押して希望するAs
を設定し、次に同様にして希望するAfを指定す
る。これによつて書き込み回路６によりメモリー
７にAs及びAfが例えば８ビツトのバイナリコー
ド信号に変換されて所定の番地に夫々書き込まれ
る。

次にチエツクを行うべく再び押釦２Ａを押す。
これによつて設定回路１よりチエツク信号が制御
回路１１に加えられ、これに基いてタイミング回
路１０より読出し信号が出力される。この結果メ
モリー７に書き込まれたAs及びAfの信号が読み
出し回路８を通じて読み出され、これらの信号が
演算器１４に加えられる。この演算器１４におい
ては、ta＝Af−Asの演算が行われた後、さらに
（２−ta）の演算が行われる。（２−ta）の結果が
負の場合はtaが２時間の規定時間を越えた場合で
あるから、このときこの演算器１４より制御回路
１１に信号が加えられる。これによつてタイミン
グ回路１０より消去信号が書き込み回路６に加え
られてメモリー７のAs及びAfは消去される。こ
の消去されたことは表示器１２で表示されるので
設定のやり直しを行うことができる。

また例えばAs＝23時50分、Af＝１時05分が設
定されたような場合は、上記ta＝Af−Asの演算
の結果は負の値となる。このような場合は演算器
１４より制御回路１１に信号が加えられ、これに
よつて24時間加算器１３が動作される。この結果
Af＝１時05分に24が加算されてA′f＝25時05分と
成される。次にta＝A′f−Asの演算が行われるこ
とによつてtaが正の値となるようにしている。

上述のようにしてチエツクが行われ、この結果
ta≦２であれば時間帯Ａが正しく設定されたこと
になる。この時間帯Ａの設定表示があつたとき
は、次に押釦２Ｂを押して時間帯Ｂを指定する。
そして押釦３，４，５によりBsを指定し、さら
にBfを指定する。これによつて書き込み回路６
によつてメモリー７の所定の番地にBs及びBfが
書き込まれる。

次にチエツクを行うべく押釦２Ｂを再び押す
と、メモリー７からBs及びBfの回路が読み出し
回路８を通じて読み出され、これらの信号が演算
器１４に加えられる。演算器１４ではtb＝Bf−
Bsの演算が行われた後、さらにtc＝２−（ta＋
tb）の演算が行われる。即ちＡ，B2つの時間帯
の長さの和が２時間を越えているか否かが判断さ
れる。そしてtcが負の場合はタイミング回路１０
から消去信号が出力され、これによつて書き込み
回路６を通じてメモリー７のBs及びBfのみが消
去される。またtb＝Bf−Bsの結果が負の場合は
24時間加算器１３が動作されてBfに24が加えら
れた後、再びtb＝Bf−Bsの演算が成される。

前記ｃ＝２−（ta＋tb）の結果が正の場合は、
時間帯Ｂの長さtbが正しく設定されたことになり
チエツクが終了する。尚、ta及び（ta＋tb）が２
時間を越えているか否かのチエツクは、設定回路
１に別にチエツク釦を設けることにより行うよう
にしてもよい。また押釦３，４，５によりAs，
Afが設定された時点及びBs，Bfが設定された時
点に自動的に行われるようにしてもよい。

上記チエツクが完了すると、再びAs，Af及び
Bs，Bfが読み出されて演算器１４に加えられ、
次にta及びtbが演算された後、taとtbの大小が比
較される。この結果が例えばta＞tbであるとする
と、演算器１４から信号が制御回路１１に加えら
れる、これに基いてタイミング回路１１から読み
出し回路８に読み出し信号が加えられ。これによ
つてメモリー７よりAs及びAfの信号が読み出さ
れて比較器１７，１８に夫々加えられると共に、
Asの信号がプリセツトカウンタ１６に加えられ
てこのカウンタ１６をAsの時刻にプリセツトす
る。これと共にさらにBs及びBfの信号が読み出
されてレジスタメモリ２０に書き込まれる。次に
この書き込まれたBfの信号が比較器１７に加え
られて上記Asの信号と比較されると共に、書き
込まれたBsの信号が比較器１８に加えられて上
記Afの信号と比較される。この比較の結果Asと
Bfとが一致するか若しくはAfとBsとが一致した
ときは、比較器１７または１８から一致信号が出
力されて制御回路１１に加えられる。この場合は
第１図のB₁またはB₂の正しい設定が成されたこ
とになる。

AsとBf、AfとBsの何れも一致しない場合は、
比較器１７，１８より不一致信号が出力された制
御回路１１に加えられ、これに基いてタイミング
回路１０は歩進パルス発生回路１５を動作させ
る。この歩進パルスはプリセツトカウンタ１６に
加えられて、このプリセツトカウンタ１６にプリ
セツトされていたAsの信号を１分毎のコードに
歩進させる。この歩進コードは比較器１９に加え
られて、歩進コードが順次進行する毎にBs及び
Bfと比較される。歩進コードがAfのコードと一
致するまでの間において、第１図のB₃のBfコー
ドと一致したとき比較器１９より一致信号が出力
される。またB₄が設定されていた場合は歩進コ
ードがB₄のBsコードと一致したとき一致信号が
出力される。さらにB₅が設定されていた場合は
歩進コードがB₅のBsコードと一致したとき一致
信号が出力される。この一致信号が制御回路１１
に加えられることによりタイミング回路１０から
消去信号が出力されてメモリー７のBs及びBfが
消去される。この消去が表示された場合は時間帯
Ｂの設定をやり直す。

比較器１９から一致信号が得られなかつた場合
はB₆またはB₇の正しい設定が行われたことにな
る。

以上により時間帯Ａに対して時間帯Ｂが重複し
ているか否かの検出が完了する。そして第１図の
B₁，B₂，B₆及びB₇のうちの何れか一つの正しい
設定が成された場合はその表示が表示器１２で表
示される。またB₃，B₄及びB₅の何れかの一つの
重複した設定が成された場合はその表示が成さ
れ、このときは時間帯Ｂの設定をやり直す。この
後再び上述の重複検出を行い正しい設定を行う。

時間帯Ａ，Ｂが正しく設定された後は、メモリ
ー７はAs，Af及びBs，Bfを保持してタイマー回
路に加える。このタイマー回路は公知のものであ
つてもよく、例えば時計回路より現在時刻の信号
を得て、この信号と上記As，Af及びBs，Bfの信
号とを夫々比較し、各比較入力が一致したとき、
この一致信号に基いてタイマーにより制御される
VTR等の被制御機器を動作させ、あるいは停止
させるように構成されている。

本実施例では２つの時間帯Ａ，Ｂを設定する場
合について述べたが、設定回路１の押釦２Ａ，２
Ｂの数を増加して３つ以上の時間帯を設定できる
ようにしてよいのは勿論である。その場合の重複
検出は、先ず最も長い時間帯を基準としてこれに
対する他の時間帯の重複を夫々検出し、然る後、
２番目に長い時間帯と基準としてこれに対する残
りの時間帯の重複を夫々検出し、以下同様に順次
基準となる時間帯を決めて他の時間帯との重複を
夫々検出するようにすればよい。

また実施例では24時間型タイマーを使用する場
合について述べたが、AM・PM型タイマーを用
いる場合はPM時刻に「12」を加えることにより
24時間型と同じになる。さらに24時間以上にわた
つて複数の時間帯が設定された場合は、２日目の
時刻に「27」を加え、３日目の時刻に「48」を加
えることによつて実質的に24時間型と等価に考え
ることができる。

以上述べたように本発明は、複数の時間帯を設
定できるようにしたタイマー装置において、上記
複数の時間帯の開始時刻と終了時刻とを記憶する
記憶手段（例えばメモリー７）と、上記記憶され
た複数の時間帯のうち最も大きい時間帯（例えば
時間帯Ａ）の開始時刻（例えばAs）信号と他の
時間帯の終了時刻（例えばBf）信号とを比較す
る第１の比較手段（例えば比較器１７）と、上記
最も大きい時間帯の終了時刻例えばAf）信号と
他の時間帯の開始時刻（例えばBs）信号とを比
較する第２の比較手段（例えば比較器１８）と、
上記最も大きい時間帯の開始時刻信号を歩進させ
る歩進手段（例えばプリセツトカウンタ１６）
と、この歩進時刻信号と上記他の時間帯の開始時
刻信号及び終了時刻信号とを比較する第３の比較
手段（例えば比較器１９）とを設けたタイマー装
置に係るものである。

従つて本発明によれば、上記第１及び第２の比
較器によつて、例えば第１図のB₁またはB₂の設
定を検出することができ、第３の比較器により例
えばB₃，B₄，B₅の何れかの設定を検出すること
ができるので、設定された複数の時間帯相互の重
複を検出することができる。特に大きい方の時間
帯を基準として、この時間帯の時刻を歩進させて
他の時間帯の開始時刻及び終了時刻と比較するよ
うにしているので、複数の時間帯相互間で複雑な
演算を行うことなく簡単な回路構成で極めて効率
的に重複を検出することができる。

【図面の簡単な説明】

第１図はある時間帯Ａに対する他の時間帯Ｂの
設定の仕方を示す図、第２図は本発明の実施例を
示す回路系統図である。なお図面に用いられている符号において、１は
時刻設定回路、７はメモリー、９はプロセスシー
ケンス回路、１６は時間歩進型24時間型プリセツ
トカウンタ、１７，１８，１９は比較器、２０は
レジスタメモリー、Ａ，Ｂ（B₁〜B₇）は時間帯で
ある。

Claims

【特許請求の範囲】

１複数の時間帯を設定できるようにしたタイマ
ー装置において、上記複数の時間帯の開始時刻と
終了時刻とを記憶する記憶手段と、上記記憶され
た複数の時間帯のうち最も大きい時間帯の開始時
刻信号と他の時間帯の終了時刻信号とを比較する
第１の比較手段と、上記最も大きい時間帯の終了
時刻信号と上記他の時間帯の開始時刻信号とを比
較する第２の比較手段と、上記最も大きい時間帯
の開始時刻信号を歩進させる歩進手段と、この歩
進時刻信号と上記他の時間帯の開始時刻信号及び
終了時刻信号とを比較する第３の比較手段とを設
けたタイマー装置。