JPS61296790A - 導体パタ−ンの形成方法 - Google Patents
導体パタ−ンの形成方法Info
- Publication number
- JPS61296790A JPS61296790A JP13881885A JP13881885A JPS61296790A JP S61296790 A JPS61296790 A JP S61296790A JP 13881885 A JP13881885 A JP 13881885A JP 13881885 A JP13881885 A JP 13881885A JP S61296790 A JPS61296790 A JP S61296790A
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- JP
- Japan
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- film
- conductor
- conductor pattern
- pattern
- photoresist
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- Pending
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- Manufacturing Of Printed Wiring (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はガラス、セラミック、合成樹脂からなる基板上
へフォトエツチング技術を用いて寸法精度の高い導体パ
ターンを形成する方法に関する。
へフォトエツチング技術を用いて寸法精度の高い導体パ
ターンを形成する方法に関する。
近時基板の主表面に導体パターンを形成して、小さなイ
ンダクタンスやキャパシタンスを構成したり、それらの
回路素子を組合せて数百ピコ秒乃至数ナノ秒の短い遅延
時間の遅延線を構成することが行われる。第２図（ａ）
から第２図（ｄ）まではこのよ −うな目的に応じた
従来の導体パターンの形成方法を示す断面図であるが、
第２図（ａ）のようにまず基板１の主表面に導体膜２を
被着し、導体＠２の全面を第２図（ｂ）のようにフォト
レジスト膜３で被つ。
ンダクタンスやキャパシタンスを構成したり、それらの
回路素子を組合せて数百ピコ秒乃至数ナノ秒の短い遅延
時間の遅延線を構成することが行われる。第２図（ａ）
から第２図（ｄ）まではこのよ −うな目的に応じた
従来の導体パターンの形成方法を示す断面図であるが、
第２図（ａ）のようにまず基板１の主表面に導体膜２を
被着し、導体＠２の全面を第２図（ｂ）のようにフォト
レジスト膜３で被つ。
そして導体パターンとして残す導体膜２の部分だけにフ
ォトレジスト＠３を第２図（Ｃ）のように残し、フォト
レジスト膜３の存在しない部分の導体＠２を除去するこ
とによシ第２図（６）のように導体膜２が残シ導体パタ
ーンが形成される。導体膜２としては通常鋼を用いる。
ォトレジスト＠３を第２図（Ｃ）のように残し、フォト
レジスト膜３の存在しない部分の導体＠２を除去するこ
とによシ第２図（６）のように導体膜２が残シ導体パタ
ーンが形成される。導体膜２としては通常鋼を用いる。
・ しかし従来のこのような形成方法は、導体パターン
として必要なだけの厚みの導体膜２を最初に被着し、フ
ォトエツチング技術を用いて不要部分を除去するので、
最終的に正確な寸法の導体パターンを得ることが難しい
。これは第２図（ｄ）のようにエツチングが過度の部分
４や不足部分５が導体＠２の厚み方向に生じ易いことに
よる。
として必要なだけの厚みの導体膜２を最初に被着し、フ
ォトエツチング技術を用いて不要部分を除去するので、
最終的に正確な寸法の導体パターンを得ることが難しい
。これは第２図（ｄ）のようにエツチングが過度の部分
４や不足部分５が導体＠２の厚み方向に生じ易いことに
よる。
本発明の目的は基板上に最初に薄す導体膜を被着し、そ
の上の導体パターンを形成する部分だけにフォトレジス
ト膜をマスクとして導体膜を厚く被着し、最後に薄い導
体膜を除去することによシ高い寸法精度が得られるよう
にした導体パターンの形成方法の提供にある。
の上の導体パターンを形成する部分だけにフォトレジス
ト膜をマスクとして導体膜を厚く被着し、最後に薄い導
体膜を除去することによシ高い寸法精度が得られるよう
にした導体パターンの形成方法の提供にある。
本発明の゛導体パターンの形成方法は基板の主表面に薄
い導体膜を被着し、その全面を７オトレジスト模で被い
、導体パターンを形成する部分のフォトレジスト膜を除
去して、該除去部分に７オトレジス）Ｉｌｌの厚み以下
の導体膜をさらに被着し、フォトレジスト膜を除去した
後に前記薄い導体膜を除去することを特徴とする。
い導体膜を被着し、その全面を７オトレジスト模で被い
、導体パターンを形成する部分のフォトレジスト膜を除
去して、該除去部分に７オトレジス）Ｉｌｌの厚み以下
の導体膜をさらに被着し、フォトレジスト膜を除去した
後に前記薄い導体膜を除去することを特徴とする。
以下、本発明の導体パターンの形成方法の実施列を示す
第１図（ａ）から第１図げ）までを参照しながら説明す
る。
第１図（ａ）から第１図げ）までを参照しながら説明す
る。
第１図（ａ）乃至第１図（ｆ）において、１０は酸化ア
ルミニウム磁器からなる基板、１１はフォトレジスト膜
、１２と１３は銅の導体膜である。
ルミニウム磁器からなる基板、１１はフォトレジスト膜
、１２と１３は銅の導体膜である。
まず基板１０の主表面全体に無電解メッキにょシ銅を析
出させて膜厚が１〜２μ程度の導体＠１２を被着する（
ａ）。次に導体＠１２全体を膜厚３ｏμ程度のフォトレ
ジスト＠１１で被う（ｂ）。さらに導体パターンを形成
する部分１４の７オトレジスト膜１１を通常のフォトエ
ツチング技術を用いて除去する（Ｃ）。そしてフォトレ
ジスト＠１１が除かれて露呈した導体＠１２上に同じ銅
の導体膜１３を２５μ程度の膜厚で被着する。この導体
＠１３によ多導体パターンに必要な膜厚が得られるので
あシ、導体＠１２を陰極として電気メッキにょシ銅を析
出するとよい。導体＠１３の膜厚はフォトレジスト膜１
１の膜厚を越えないようにし、横に広がって厚み方向で
平面的な寸法の差が生ずることを防ぐ（ｄ）。全体の７
オトレジスト膜１１を剥離剤で除去する（ｅ）。最後に
銅のエツチング液に浸して薄い導体膜１２を除去し、部
分１４の導体膜１２、導体膜１３だけを残すことによ多
導体パターンが形成される。なお銅の電解メッキ浴や無
電解メッキ浴は市販されているものを用いればよい。又
導体膜としてはニッケル等の別の金属を用いてもよい。
出させて膜厚が１〜２μ程度の導体＠１２を被着する（
ａ）。次に導体＠１２全体を膜厚３ｏμ程度のフォトレ
ジスト＠１１で被う（ｂ）。さらに導体パターンを形成
する部分１４の７オトレジスト膜１１を通常のフォトエ
ツチング技術を用いて除去する（Ｃ）。そしてフォトレ
ジスト＠１１が除かれて露呈した導体＠１２上に同じ銅
の導体膜１３を２５μ程度の膜厚で被着する。この導体
＠１３によ多導体パターンに必要な膜厚が得られるので
あシ、導体＠１２を陰極として電気メッキにょシ銅を析
出するとよい。導体＠１３の膜厚はフォトレジスト膜１
１の膜厚を越えないようにし、横に広がって厚み方向で
平面的な寸法の差が生ずることを防ぐ（ｄ）。全体の７
オトレジスト膜１１を剥離剤で除去する（ｅ）。最後に
銅のエツチング液に浸して薄い導体膜１２を除去し、部
分１４の導体膜１２、導体膜１３だけを残すことによ多
導体パターンが形成される。なお銅の電解メッキ浴や無
電解メッキ浴は市販されているものを用いればよい。又
導体膜としてはニッケル等の別の金属を用いてもよい。
さらにフォトレジスト膜１１の膜厚は、導体パターンの
膜厚によシ１０μから数１０μの範囲に設定できる。
膜厚によシ１０μから数１０μの範囲に設定できる。
以上述べたように、本発明の導体パターンの形成方法は
、最初の薄い導体膜の導体パターンを形成する部分だけ
に７・トン４スト；漠を〜スフとして導体パターンとし
て必要な膜厚の導体膜を被着するものである。
、最初の薄い導体膜の導体パターンを形成する部分だけ
に７・トン４スト；漠を〜スフとして導体パターンとし
て必要な膜厚の導体膜を被着するものである。
本発明によれば精度の高いフォトレジスト膜のパターン
と同じ平面にそのパターンに規制された中間的な導体パ
ターンが、形成される。この中間的な導体パターンは薄
い導体膜上の厚い導体膜、実施列では導体膜１３によシ
形成されるが、フォトレジスト膜のパター／とほぼ同じ
精度を有する。そして後は薄い導体膜、実施例では導体
膜１２を除くために短時間エツチング液中に浸されるだ
けでろシ、薄い導体膜と厚い導体膜を重ねて形成される
最終的な導体パターン゛が厚み方向に従来のような不規
則なエツチング状態を生ずることはない。
と同じ平面にそのパターンに規制された中間的な導体パ
ターンが、形成される。この中間的な導体パターンは薄
い導体膜上の厚い導体膜、実施列では導体膜１３によシ
形成されるが、フォトレジスト膜のパター／とほぼ同じ
精度を有する。そして後は薄い導体膜、実施例では導体
膜１２を除くために短時間エツチング液中に浸されるだ
けでろシ、薄い導体膜と厚い導体膜を重ねて形成される
最終的な導体パターン゛が厚み方向に従来のような不規
則なエツチング状態を生ずることはない。
このようにして７オトＶシスト模のパターンをマスクと
してその下に形成される従来の導体膜のパターン、つま
多導体パターンに比較してはるかに寸法精度のすぐれた
導体パターンを得ることができる。そして回路素子の特
性値を正確に設定できる。
してその下に形成される従来の導体膜のパターン、つま
多導体パターンに比較してはるかに寸法精度のすぐれた
導体パターンを得ることができる。そして回路素子の特
性値を正確に設定できる。
第１図（ａ）から第１図（ｆ）までは本発明の導体パタ
ーンの形成方法の実施し１］を示す断面図、第２図（ａ
）から第２図（ｄ）までは従来の導体パターンの形成方
法を示す断面図である。 １０８基板、 １１ニアオドレジスト模。 １２．１３：導体膜
ーンの形成方法の実施し１］を示す断面図、第２図（ａ
）から第２図（ｄ）までは従来の導体パターンの形成方
法を示す断面図である。 １０８基板、 １１ニアオドレジスト模。 １２．１３：導体膜
Claims (1)
- 基板の主表面に薄い導体膜を被着し、その全面をフォ
トレジスト膜で被い、導体パターンを形成する部分のフ
ォトレジスト膜を除去して、該除去部分にフォトレジス
ト膜の厚み以下の導体膜をさらに被着し、フォトレジス
ト膜を除去した後に前記薄い導体膜を除去することを特
徴とする導体パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881885A JPS61296790A (ja) | 1985-06-25 | 1985-06-25 | 導体パタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881885A JPS61296790A (ja) | 1985-06-25 | 1985-06-25 | 導体パタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296790A true JPS61296790A (ja) | 1986-12-27 |
Family
ID=15230946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13881885A Pending JPS61296790A (ja) | 1985-06-25 | 1985-06-25 | 導体パタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296790A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53103566A (en) * | 1977-02-22 | 1978-09-08 | Tokyo Shibaura Electric Co | Method of producing printed circuit board |
-
1985
- 1985-06-25 JP JP13881885A patent/JPS61296790A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53103566A (en) * | 1977-02-22 | 1978-09-08 | Tokyo Shibaura Electric Co | Method of producing printed circuit board |
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