JPH0213949B2 - - Google Patents
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- JPH0213949B2 JPH0213949B2 JP59171656A JP17165684A JPH0213949B2 JP H0213949 B2 JPH0213949 B2 JP H0213949B2 JP 59171656 A JP59171656 A JP 59171656A JP 17165684 A JP17165684 A JP 17165684A JP H0213949 B2 JPH0213949 B2 JP H0213949B2
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Classifications
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H—ELECTRICITY
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
- H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
- H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/064—Photoresists
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/143—Masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路のパツケージングに係り、
更に具体的に云えば、例えば、半導体デバイスを
装着するための支持体として用いられる多層セラ
ミツク（MLC）基板の如きセラミツク基板上に
既に存在している導体パターンの選択された部分
の上のみに更に金属を付着するためのフオトレジ
スト方法に係る。
更に具体的に云えば、例えば、半導体デバイスを
装着するための支持体として用いられる多層セラ
ミツク（MLC）基板の如きセラミツク基板上に
既に存在している導体パターンの選択された部分
の上のみに更に金属を付着するためのフオトレジ
スト方法に係る。
集積回路／半導体パツケージ組立体のための誘
電体基板を製造するためのMLC技術は、従来に
於て周知である。
電体基板を製造するためのMLC技術は、従来に
於て周知である。
LSI回路パツケージに於ては、セラミツク基板
は、半導体チツプの如き能動的デバイスにはんだ
接続される信号入出力（Ｉ／Ｏ）パツドの他に、
設計変更（EC）パツドを設けられることが知ら
れている。実際に於て、各Ｉ／ＯパツドはECパ
ツドに関連づけられて接続されており、従つてモ
ジユールの回路、デバイスの接続及びデバイス自
体をテストするためにECパツドを用いることが
できる。更に、それらのECパツドは、基板の内
部回路を変更するための手段を与える。その概念
については、米国特許第3726002号、第3968193号
及び第4221047号の明細書、並びにIBM
Technical Disclosure Bulletin、第15巻、第８
号、1973年１月、第2575頁に於て、より詳細に記
載されている。使用されるとき、個別のワイヤが
ECパツドに超音波接続されて、基板上に装着さ
れたデバイスの種々のＩ／Ｏパツドを接続するこ
とができる付加的又は代替的配線が得られる。
は、半導体チツプの如き能動的デバイスにはんだ
接続される信号入出力（Ｉ／Ｏ）パツドの他に、
設計変更（EC）パツドを設けられることが知ら
れている。実際に於て、各Ｉ／ＯパツドはECパ
ツドに関連づけられて接続されており、従つてモ
ジユールの回路、デバイスの接続及びデバイス自
体をテストするためにECパツドを用いることが
できる。更に、それらのECパツドは、基板の内
部回路を変更するための手段を与える。その概念
については、米国特許第3726002号、第3968193号
及び第4221047号の明細書、並びにIBM
Technical Disclosure Bulletin、第15巻、第８
号、1973年１月、第2575頁に於て、より詳細に記
載されている。使用されるとき、個別のワイヤが
ECパツドに超音波接続されて、基板上に装着さ
れたデバイスの種々のＩ／Ｏパツドを接続するこ
とができる付加的又は代替的配線が得られる。
ECパツドは、厚い金の被膜で個々に又はまと
めて電気めつきされる必要のある導電領域であ
る。金を用いる利点は、周知の如く、導体領域と
細い相互接続ワイヤとの間に、低抵抗接点及び良
好な付着の両方を与えることである。MLC基板
上に厚い金をめつきするための電気めつき方法
は、IBM Technical Disclosure Bulletin、第20
巻、第５号、1977年10月、第1740頁に記載されて
いる。それらのパツド上に厚い金をめつき方法に
より付着する場合に、従来多くの問題が生じてい
る。しばしば、厚い金はフクレを生じ、又金は好
ましくない付着を生じる。
めて電気めつきされる必要のある導電領域であ
る。金を用いる利点は、周知の如く、導体領域と
細い相互接続ワイヤとの間に、低抵抗接点及び良
好な付着の両方を与えることである。MLC基板
上に厚い金をめつきするための電気めつき方法
は、IBM Technical Disclosure Bulletin、第20
巻、第５号、1977年10月、第1740頁に記載されて
いる。それらのパツド上に厚い金をめつき方法に
より付着する場合に、従来多くの問題が生じてい
る。しばしば、厚い金はフクレを生じ、又金は好
ましくない付着を生じる。
本発明の目的は、基板上に設けられている、導
体パターンの選択された部分の上に、良好に付着
し且つ正確に画成された金属被膜を更に選択的に
付着するための方法を提供することである。
体パターンの選択された部分の上に、良好に付着
し且つ正確に画成された金属被膜を更に選択的に
付着するための方法を提供することである。
本発明は、基板の主要表面上に設けられている
導体パターンの選択された組の上に金属被膜を選
択的に付着するための方法であつて、 前記基板の主要表面上及び前記導体パターンの
全体を覆うように、第１フオトレジスト層を付着
する工程と、 一方の導体パターンの領域上だけに第１フオト
レジストマスクが残されている所望の第１パター
ンが画成されるように第１マスクを経て第１フオ
トレジスト層を選択的に露光し、現像する工程
と、 前記金属被膜を基板表面全体に一様に付着する
工程と、 第２フオトレジスト層を基板表面全体に一様に
付着する工程と、 他方の導体パターンの領域上に第２フオトレジ
ストマスクが残されている所望の第２パターンが
画成されるように第２マスクを経て第２フオトレ
ジスト層を選択的に露光し、現像する工程と、 露出されたままの前記金属被膜の部分をエツチ
ングする工程と、 前記一方の導体パターン領域上に付着した前記
金属被膜と共に除去するために前記両フオトレジ
ストを溶解する工程と を含む選択的金属被膜付着方法を提供する。本発
明の方法は、前述の問題を最小限にし又は完全に
除くことができる。
導体パターンの選択された組の上に金属被膜を選
択的に付着するための方法であつて、 前記基板の主要表面上及び前記導体パターンの
全体を覆うように、第１フオトレジスト層を付着
する工程と、 一方の導体パターンの領域上だけに第１フオト
レジストマスクが残されている所望の第１パター
ンが画成されるように第１マスクを経て第１フオ
トレジスト層を選択的に露光し、現像する工程
と、 前記金属被膜を基板表面全体に一様に付着する
工程と、 第２フオトレジスト層を基板表面全体に一様に
付着する工程と、 他方の導体パターンの領域上に第２フオトレジ
ストマスクが残されている所望の第２パターンが
画成されるように第２マスクを経て第２フオトレ
ジスト層を選択的に露光し、現像する工程と、 露出されたままの前記金属被膜の部分をエツチ
ングする工程と、 前記一方の導体パターン領域上に付着した前記
金属被膜と共に除去するために前記両フオトレジ
ストを溶解する工程と を含む選択的金属被膜付着方法を提供する。本発
明の方法は、前述の問題を最小限にし又は完全に
除くことができる。
一好実施例に於て、本発明の方法は、基板の表
面上に既に存在している２組の導体パツドに於け
る第１組の導体パツド（例えば、ECパツド又は
Ｉ／Ｏパツド）を除去可能な保護膜で覆い、上記
保護膜で覆われていない他の第２組の導体パツド
を金の被膜で覆い、それから上記保護膜を除去す
ることを含む。
面上に既に存在している２組の導体パツドに於け
る第１組の導体パツド（例えば、ECパツド又は
Ｉ／Ｏパツド）を除去可能な保護膜で覆い、上記
保護膜で覆われていない他の第２組の導体パツド
を金の被膜で覆い、それから上記保護膜を除去す
ることを含む。
更に具体的に説明すると、本発明の方法は、次
の工程を含む。
の工程を含む。
１ 例えば、複数のＩ／Ｏ及びEC導体パツドの
如き導体パターンを主要表面上に有している
MLC基板を設ける。
如き導体パターンを主要表面上に有している
MLC基板を設ける。
２ 上記基板の主要表面上及び上記導体パターン
の全体を被覆する即ち覆うように、第１フオト
レジスト層を付着する。
の全体を被覆する即ち覆うように、第１フオト
レジスト層を付着する。
３ 上記基板の所望の領域、即ち例えば既に存在
している２組の導体パツドに於ける第１組の導
体パツド（ECパツド又はＩ／Ｏパツド）であ
る、導体パターンの特定の部分を含む基板の領
域の上だけに第１フオトレジスト・マスク即ち
第１保護膜が残されている所望の第１パターン
が画成されるように、第１マスクを経て上記第
１フオトレジスト層を選択的に露光し、現像す
る。
している２組の導体パツドに於ける第１組の導
体パツド（ECパツド又はＩ／Ｏパツド）であ
る、導体パターンの特定の部分を含む基板の領
域の上だけに第１フオトレジスト・マスク即ち
第１保護膜が残されている所望の第１パターン
が画成されるように、第１マスクを経て上記第
１フオトレジスト層を選択的に露光し、現像す
る。
４ 例えば金の如き金属の被膜を表面全体に付着
する。
する。
５ 第２フオトレジスト層を表面全体に付着す
る。
る。
６ 先に形成された第１保護膜上に、該保護膜と
分離されてはいるが同じ輪郭で付着されている
とともに、上記導体パターンの他の部分（例え
ば、第２組の導体パツド）の上に重畳して付着
されている第２フオトレジスト・マスク即ち第
２保護膜が残されている所望の第２パターンが
画成されるように、第２マスクを経て上記第２
フオトレジスト層選択的に露光し、現像する。
分離されてはいるが同じ輪郭で付着されている
とともに、上記導体パターンの他の部分（例え
ば、第２組の導体パツド）の上に重畳して付着
されている第２フオトレジスト・マスク即ち第
２保護膜が残されている所望の第２パターンが
画成されるように、第２マスクを経て上記第２
フオトレジスト層選択的に露光し、現像する。
７ 上記第２保護膜により露出されている上記金
属被膜の部分をエツチングする。
属被膜の部分をエツチングする。
８ 上記第１及び第２保護膜を除去（例えば、溶
解）し、上記金属被膜で被覆されるべきでない
上記導体パターンの特定の部分（例えば、第１
組の導体パツド）を含む基板の領域上の上記第
１保護膜上に於ける上記金属被膜をリフト・オ
フさせる。
解）し、上記金属被膜で被覆されるべきでない
上記導体パターンの特定の部分（例えば、第１
組の導体パツド）を含む基板の領域上の上記第
１保護膜上に於ける上記金属被膜をリフト・オ
フさせる。
本発明の方法の主な特徴は、金属の付着から遮
蔽されるべき、例えばＩ／Ｏパツドを含む基板の
領域を覆うように、第１フオトレジスト層が付着
及びパターン化されて、第１フオトレジスト・マ
スクが形成され、後に上記第１フオトレジスト・
マスクが除去されて、初めの上記Ｉ／Ｏパツドが
露出され、例えばECパツドを含む、上記第１フ
オトレジスト・マスクにより保護されていない領
域が金属によつて選択的に被覆されることであ
る。
蔽されるべき、例えばＩ／Ｏパツドを含む基板の
領域を覆うように、第１フオトレジスト層が付着
及びパターン化されて、第１フオトレジスト・マ
スクが形成され、後に上記第１フオトレジスト・
マスクが除去されて、初めの上記Ｉ／Ｏパツドが
露出され、例えばECパツドを含む、上記第１フ
オトレジスト・マスクにより保護されていない領
域が金属によつて選択的に被覆されることであ
る。
更に、本発明の方法は、マグネトロン・スパツ
タリング方法又はイオンめつき方法（真空蒸着の
１つの形）の如き、乾式付着方法を用いることが
できるので、付着された金属の付着特性が優れて
いる。又、上記第２マスクは導体パターンに対応
又は一致しているので、極めて正確に画成された
金属被膜が付着される。上記第１マスクは粗い遮
蔽マスクであるので、その整合は正確に行われな
くてもよい。従つて、安価で迅速な製造工程が得
られる。
タリング方法又はイオンめつき方法（真空蒸着の
１つの形）の如き、乾式付着方法を用いることが
できるので、付着された金属の付着特性が優れて
いる。又、上記第２マスクは導体パターンに対応
又は一致しているので、極めて正確に画成された
金属被膜が付着される。上記第１マスクは粗い遮
蔽マスクであるので、その整合は正確に行われな
くてもよい。従つて、安価で迅速な製造工程が得
られる。
第１Ａ図乃至第１Ｈ図及び第２図に於ては、典
型的には、米国特許第3518756号明細書に記載さ
れている方法により製造することができるMLC
構造体である、焼成されたセラミツク基板１０が
示されている。第１Ａ図乃至第１Ｈ図に於ては、
基板１０の表面に存在している露出された導体パ
ターン１４の処理に関する本発明の方法の要旨を
構成していない、上記基板中の内部導体パターン
は示されていない。しかしながら、基板１０は、
MLC構造体でなくてもよく、全ての導体パター
ン１４が表面上に形成されている固体セラミツク
基板であつてもよい。又、導体パターン１４は、
基板の２つ以上の表面上に配置されてもよい。例
えばMLC構造体に於て、導体パターン１４は、
基板１０にはんだ接続された半導体デバイスの端
子への電気的接続のために、基板１０の上面に設
けられるだけでなく、Ｉ／Ｏピンを該基板に装着
するために、基板１０の内部及び底面にも延びて
いる。又、導体パターン１４は、基板１０の表面
上に隆起しているパターンとして示されている
が、貫通している導体の露出されている部分を構
成していてもよい。
型的には、米国特許第3518756号明細書に記載さ
れている方法により製造することができるMLC
構造体である、焼成されたセラミツク基板１０が
示されている。第１Ａ図乃至第１Ｈ図に於ては、
基板１０の表面に存在している露出された導体パ
ターン１４の処理に関する本発明の方法の要旨を
構成していない、上記基板中の内部導体パターン
は示されていない。しかしながら、基板１０は、
MLC構造体でなくてもよく、全ての導体パター
ン１４が表面上に形成されている固体セラミツク
基板であつてもよい。又、導体パターン１４は、
基板の２つ以上の表面上に配置されてもよい。例
えばMLC構造体に於て、導体パターン１４は、
基板１０にはんだ接続された半導体デバイスの端
子への電気的接続のために、基板１０の上面に設
けられるだけでなく、Ｉ／Ｏピンを該基板に装着
するために、基板１０の内部及び底面にも延びて
いる。又、導体パターン１４は、基板１０の表面
上に隆起しているパターンとして示されている
が、貫通している導体の露出されている部分を構
成していてもよい。
従来用いられている基板の材料は、通常は、米
国特許第3540894号明細書に記載されている如き、
アルミナ、又はアルミナ及び他の材料（例えば、
ガラス−セラミツク）である。上記米国特許明細
書に於ける基板の表面上の導体パターンは、焼結
前に付着された、典型的にはモリブデンである、
耐熱金属より成る。
国特許第3540894号明細書に記載されている如き、
アルミナ、又はアルミナ及び他の材料（例えば、
ガラス−セラミツク）である。上記米国特許明細
書に於ける基板の表面上の導体パターンは、焼結
前に付着された、典型的にはモリブデンである、
耐熱金属より成る。
第２図に於て、９つのチツプ位置１１を有する
セラミツク基板１０が概略的に示されている。第
２図は又、基板１０の右角部を拡大して示してい
る。周知の如く、はんだボール（図示せず）を設
けられた集積回路（IC）チツプ１２は、従来の
はんだ再溶融方法により、基板のＩ／Ｏパツド１
３上にフリツプ・チツプ・ボンデイング又はフエ
イス・ダウン・ボンデイングされる。第２図に示
されている如く、導体パターン１４は、チツプ装
着位置からフアン・アウトしてECパツド１６へ
の電気的接続を行う導体部１５を含む。それらの
ECパツドは、チツプ又は基板回路のいずれかに
欠陥が検出された場合の再接続を容易にするため
の、又は何らかの理由で所望の設計変更を行うた
めの、チツプ接続の調整を可能にする。実際に
は、導体パターン１４は、少なくとも２組の導体
パツド、例えばＩ／Ｏパツド１３及びECパツド
１６を含む。
セラミツク基板１０が概略的に示されている。第
２図は又、基板１０の右角部を拡大して示してい
る。周知の如く、はんだボール（図示せず）を設
けられた集積回路（IC）チツプ１２は、従来の
はんだ再溶融方法により、基板のＩ／Ｏパツド１
３上にフリツプ・チツプ・ボンデイング又はフエ
イス・ダウン・ボンデイングされる。第２図に示
されている如く、導体パターン１４は、チツプ装
着位置からフアン・アウトしてECパツド１６へ
の電気的接続を行う導体部１５を含む。それらの
ECパツドは、チツプ又は基板回路のいずれかに
欠陥が検出された場合の再接続を容易にするため
の、又は何らかの理由で所望の設計変更を行うた
めの、チツプ接続の調整を可能にする。実際に
は、導体パターン１４は、少なくとも２組の導体
パツド、例えばＩ／Ｏパツド１３及びECパツド
１６を含む。
説明を簡単にするため、第２図に於ては、セラ
ミツク基板１０が概略的に示されているが、実際
に於ては、基板はより複雑であり、例えば内部に
モリブデンの導体パターンを有するMLC基板で
ある。それらの内部導体の或るものは、基板の主
要表面上に形成されたモリブデン・パツドを経て
ECパツド及びＩ／Ｏパツドの両方に接続されて
いる。それらのパツドは、モリブデンの対して良
好な付着特性を有する金属であるニツケルで初め
に電気めつきされ、それからニツケル層の酸化を
防ぐために薄い金の層で被覆される。特開昭58−
168265号公報は、それらの工程の全てを詳細に示
しており、本明細書に於ても言及されている。
ECパツドだけは、接続ワイヤのために良好な接
触面を与えるように、厚い金属で被覆されること
が必要である。
ミツク基板１０が概略的に示されているが、実際
に於ては、基板はより複雑であり、例えば内部に
モリブデンの導体パターンを有するMLC基板で
ある。それらの内部導体の或るものは、基板の主
要表面上に形成されたモリブデン・パツドを経て
ECパツド及びＩ／Ｏパツドの両方に接続されて
いる。それらのパツドは、モリブデンの対して良
好な付着特性を有する金属であるニツケルで初め
に電気めつきされ、それからニツケル層の酸化を
防ぐために薄い金の層で被覆される。特開昭58−
168265号公報は、それらの工程の全てを詳細に示
しており、本明細書に於ても言及されている。
ECパツドだけは、接続ワイヤのために良好な接
触面を与えるように、厚い金属で被覆されること
が必要である。
そのために、プリント回路１７が、ECパツド
１６とMLC回路網接続部１８との間に設けられ
ている。Ｉ／Ｏの配置に変更が行われる場合に
は、通常は、プリント回路１７上に切断部が形成
され、適切な接続が得られるようにECワイヤが
ECパツドに接続される。
１６とMLC回路網接続部１８との間に設けられ
ている。Ｉ／Ｏの配置に変更が行われる場合に
は、通常は、プリント回路１７上に切断部が形成
され、適切な接続が得られるようにECワイヤが
ECパツドに接続される。
第１Ａ図乃至第１Ｈ図は、本発明の方法の一実
施例による一連の工程に於けるMLC基板を第２
図の線１−１に於ける縦断面図により示してい
る。第１Ａ図乃至第１Ｈ図及び第２図に於て、同
様な素子は同一の参照番号で示されているが、導
体路１５、プリント回路１７及びMLC回路網接
続部１８は、図を解り易くするために、第１Ａ図
乃至第１Ｈ図には示されていない。
施例による一連の工程に於けるMLC基板を第２
図の線１−１に於ける縦断面図により示してい
る。第１Ａ図乃至第１Ｈ図及び第２図に於て、同
様な素子は同一の参照番号で示されているが、導
体路１５、プリント回路１７及びMLC回路網接
続部１８は、図を解り易くするために、第１Ａ図
乃至第１Ｈ図には示されていない。
本発明の方法の一実施例によれば、第１Ａ図に
於て、基板１０は、該基板の主要表面上に形成さ
れている、ECパツド１６及びＩ／Ｏパツド１３
（導体路１５は示されていない）を含む、導体パ
ターン１４を設けられている。それらのパツドは
全て、前述の如く薄い金の層で被覆されたニツケ
ルより成る。
於て、基板１０は、該基板の主要表面上に形成さ
れている、ECパツド１６及びＩ／Ｏパツド１３
（導体路１５は示されていない）を含む、導体パ
ターン１４を設けられている。それらのパツドは
全て、前述の如く薄い金の層で被覆されたニツケ
ルより成る。
第１Ｂ図に於て、従来のフオトレジストより成
る第１フオトレジスト層１９が、表面全体に被覆
される。
る第１フオトレジスト層１９が、表面全体に被覆
される。
第１Ｃ図に於て、上記第１フオトレジスト層１
９は、Ｉ／Ｏパツド１３だけが硬化した第１フオ
トレジスト・マスク即ち第１保護膜１９ａで覆わ
れて、ECパツド１６が露出されるように、第１
マスク２０を用いてパターン状に露光され、現像
される。第１マスク２０は粗い遮蔽マスクである
ので、この工程は厳密さを必要としない。第１Ｄ
図に於て、好ましくは金の如き貴金属より成る薄
い金属の被膜２１が表面全体に付着される。マグ
ネトロン・スパツタリング方法又はイオンめつき
方法の如き乾式付着技術を用いることができるの
で、付着された金属の付着特性が優れている。
９は、Ｉ／Ｏパツド１３だけが硬化した第１フオ
トレジスト・マスク即ち第１保護膜１９ａで覆わ
れて、ECパツド１６が露出されるように、第１
マスク２０を用いてパターン状に露光され、現像
される。第１マスク２０は粗い遮蔽マスクである
ので、この工程は厳密さを必要としない。第１Ｄ
図に於て、好ましくは金の如き貴金属より成る薄
い金属の被膜２１が表面全体に付着される。マグ
ネトロン・スパツタリング方法又はイオンめつき
方法の如き乾式付着技術を用いることができるの
で、付着された金属の付着特性が優れている。
第１Ｅ図に於て、第１フオトレジスト層１９と
同一の又は異なる従来のフオトレジストより成る
第２フオトレジスト層２２が表面全体に付着され
る。第１Ｆ図に於て、上記第２フオトレジスト層
２２は、Ｉ／Ｏパツド及びECパツドの両方の上
に第２フオトレジスト・マスク即ち第２保護膜２
２ａが残されるように、第２マスク２３を用いて
露光され、現像される。第２マスク２３は、最終
的硬化が行われた後のセラミツク基板の導体パタ
ーンに一致しているので、縮みの問題は何ら生じ
ない。この好実施例に於ては、第２マスク２３は
第１Ａ図に於ける導体パターンの製造に於て用い
られたマスクであるので、そのマスク２３は、上
記導体パターンを高精度で表わしており、又本発
明の方法に於てそのマスクを用いるために更に製
造工程を必要としない。そのようなマスクを形成
するための方法及び装置は、特開昭59−65849号
公報に記載されている。第１Ｇ図に於て、上記第
２保護膜により露出されている上記金属被膜２１
の部分がエツチングされる。最後に、第１Ｈ図に
於て、全ての保護膜１９ａ及び２２ａ、並びに保
護膜１９ａ上の金属被膜２１が除去される。その
結果、ECパツド１６が選択的に更に金属で厚く
被覆されるが、Ｉ／Ｏパツド１３は何ら影響を受
けていない。以上の於ては、本発明の方法を、半
導体デバイスのパツケージングに用いられる
MLC基板に関して説明したが、それらに限定さ
れないことを理解されたい。
同一の又は異なる従来のフオトレジストより成る
第２フオトレジスト層２２が表面全体に付着され
る。第１Ｆ図に於て、上記第２フオトレジスト層
２２は、Ｉ／Ｏパツド及びECパツドの両方の上
に第２フオトレジスト・マスク即ち第２保護膜２
２ａが残されるように、第２マスク２３を用いて
露光され、現像される。第２マスク２３は、最終
的硬化が行われた後のセラミツク基板の導体パタ
ーンに一致しているので、縮みの問題は何ら生じ
ない。この好実施例に於ては、第２マスク２３は
第１Ａ図に於ける導体パターンの製造に於て用い
られたマスクであるので、そのマスク２３は、上
記導体パターンを高精度で表わしており、又本発
明の方法に於てそのマスクを用いるために更に製
造工程を必要としない。そのようなマスクを形成
するための方法及び装置は、特開昭59−65849号
公報に記載されている。第１Ｇ図に於て、上記第
２保護膜により露出されている上記金属被膜２１
の部分がエツチングされる。最後に、第１Ｈ図に
於て、全ての保護膜１９ａ及び２２ａ、並びに保
護膜１９ａ上の金属被膜２１が除去される。その
結果、ECパツド１６が選択的に更に金属で厚く
被覆されるが、Ｉ／Ｏパツド１３は何ら影響を受
けていない。以上の於ては、本発明の方法を、半
導体デバイスのパツケージングに用いられる
MLC基板に関して説明したが、それらに限定さ
れないことを理解されたい。
本発明の方法によれば、基板上に設けられてい
る導体パターンの選択された部分の上に良好に付
着し且つ正確に画成された金属被膜が更に選択的
に付着される。
る導体パターンの選択された部分の上に良好に付
着し且つ正確に画成された金属被膜が更に選択的
に付着される。
第１Ａ図乃至第１Ｈ図は本発明の方法の一実施
例による一連の工程に於けるMLC基板を示して
いる縦断面図であり、第２図はMLC基板の一部
を概略的に示している上面図である。 １０……焼成されてたセラミツク基板、１１…
…チツプ位置、１２……ICチツプ、１３……
Ｉ／Ｏパツド、１４……導体パターン、１５……
導体路、１６……ECパツド、１７……プリント
回路、１８……MLC回路網接続部、１９……第
１フオトレジスト層、１９ａ……第１フオトレジ
スト・マスク（第１保護膜）、２０……第１マス
ク、２１……金属被膜、２２……第２フオトレジ
スト層、２２ａ……第２フオトレジスト・マスク
（第２保護膜）、２３……第２マスク。
例による一連の工程に於けるMLC基板を示して
いる縦断面図であり、第２図はMLC基板の一部
を概略的に示している上面図である。 １０……焼成されてたセラミツク基板、１１…
…チツプ位置、１２……ICチツプ、１３……
Ｉ／Ｏパツド、１４……導体パターン、１５……
導体路、１６……ECパツド、１７……プリント
回路、１８……MLC回路網接続部、１９……第
１フオトレジスト層、１９ａ……第１フオトレジ
スト・マスク（第１保護膜）、２０……第１マス
ク、２１……金属被膜、２２……第２フオトレジ
スト層、２２ａ……第２フオトレジスト・マスク
（第２保護膜）、２３……第２マスク。
Claims (1)
- 【特許請求の範囲】 １ 基板の主要表面上に設けられている２組の導
体パターンの選択された組の上に金属被膜を選択
的に付着するための方法であつて、 前記基板の主要表面上及び前記導体パターンの
全体を覆うように、第１フオトレジスト層を付着
する工程と、 一方の導体パターンの領域上だけに第１フオト
レジストマスクが残されている所望の第１パタン
ーンが画成されるように第１マスクを経て第１フ
オトレジスト層を選択的に露光し、現像する工程
と、 前記金属被膜を基板表面全体に一様に付着する
工程と、 第２フオトレジスト層を基板表面全体に一様に
付着する工程と、 他方の導体パターンの領域上に第２フオトレジ
ストマスクが残されている所望の第２パターンが
画成されるように第２マスクを経て第２フオトレ
ジスト層を選択的に露光し、現像する工程と、 露出されたままの前記金属被膜の部分をエツチ
ングする工程と、 前記一方の導体パターン領域上に付着した前記
金属被膜と共に除去するために前記両フオトレジ
ストマスクを溶解する工程と、 を含む選択的金属被膜付着方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/560,661 US4526859A (en) | 1983-12-12 | 1983-12-12 | Metallization of a ceramic substrate |
| US560661 | 1990-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124987A JPS60124987A (ja) | 1985-07-04 |
| JPH0213949B2 true JPH0213949B2 (ja) | 1990-04-05 |
Family
ID=24238775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171656A Granted JPS60124987A (ja) | 1983-12-12 | 1984-08-20 | 選択的金属被膜付着方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4526859A (ja) |
| EP (1) | EP0145862B1 (ja) |
| JP (1) | JPS60124987A (ja) |
| DE (1) | DE3480628D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176981A (ja) * | 1984-02-22 | 1985-09-11 | 株式会社豊田中央研究所 | セラミツクスの強化方法 |
| US4665468A (en) * | 1984-07-10 | 1987-05-12 | Nec Corporation | Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same |
| US4582722A (en) * | 1984-10-30 | 1986-04-15 | International Business Machines Corporation | Diffusion isolation layer for maskless cladding process |
| US4590095A (en) * | 1985-06-03 | 1986-05-20 | General Electric Company | Nickel coating diffusion bonded to metallized ceramic body and coating method |
| US4670297A (en) * | 1985-06-21 | 1987-06-02 | Raytheon Company | Evaporated thick metal and airbridge interconnects and method of manufacture |
| US4716049A (en) * | 1985-12-20 | 1987-12-29 | Hughes Aircraft Company | Compressive pedestal for microminiature connections |
| US4664942A (en) * | 1986-02-05 | 1987-05-12 | General Electric Company | Nickel diffusion bonded to metallized ceramic body and method |
| US4663186A (en) * | 1986-04-24 | 1987-05-05 | International Business Machines Corporation | Screenable paste for use as a barrier layer on a substrate during maskless cladding |
| US4746815A (en) * | 1986-07-03 | 1988-05-24 | International Business Machines Corporation | Electronic EC for minimizing EC pads |
| US4805683A (en) * | 1988-03-04 | 1989-02-21 | International Business Machines Corporation | Method for producing a plurality of layers of metallurgy |
| JPH0682926B2 (ja) * | 1988-04-22 | 1994-10-19 | 日本電気株式会社 | 多層配線基板の製造方法 |
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| US5196377A (en) * | 1990-12-20 | 1993-03-23 | Cray Research, Inc. | Method of fabricating silicon-based carriers |
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1983
- 1983-12-12 US US06/560,661 patent/US4526859A/en not_active Expired - Lifetime
-
1984
- 1984-08-20 JP JP59171656A patent/JPS60124987A/ja active Granted
- 1984-09-21 EP EP84111289A patent/EP0145862B1/en not_active Expired
- 1984-09-21 DE DE8484111289T patent/DE3480628D1/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0145862A3 (en) | 1986-12-30 |
| DE3480628D1 (de) | 1990-01-04 |
| US4526859A (en) | 1985-07-02 |
| EP0145862A2 (en) | 1985-06-26 |
| JPS60124987A (ja) | 1985-07-04 |
| EP0145862B1 (en) | 1989-11-29 |
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