JPS61295742A - 調歩同期式手順の回線処理方式 - Google Patents
調歩同期式手順の回線処理方式Info
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- JPS61295742A JPS61295742A JP60137396A JP13739685A JPS61295742A JP S61295742 A JPS61295742 A JP S61295742A JP 60137396 A JP60137396 A JP 60137396A JP 13739685 A JP13739685 A JP 13739685A JP S61295742 A JPS61295742 A JP S61295742A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
調歩同期式手順の回線処理において、１文字受信後回線
から所定数のマークビットが連続して受信されたとき、
回線制御部からプロセッサ部へ割込みを発生する方式が
示されている。
から所定数のマークビットが連続して受信されたとき、
回線制御部からプロセッサ部へ割込みを発生する方式が
示されている。
本発明は、通信回線処理装置に関し、特に、調歩同期式
手順の回線処理方式に関する。
手順の回線処理方式に関する。
通信制御装置の１構成例として、中央制御装置（ＣＣＵ
）と回線との間に、回線マイクロプロセッサ（ＣＭＰ
）、制御記憶（Ｃ３； Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇ
ｅ ）、回線制御語（ＬＣＷ）、回線制御部（ＬＣ）か
らなる通信回線処理装Ｗｔ、’ｅ設け、マイクロプログ
ラム制御によシデータの送／受信を行なう方式がある。
）と回線との間に、回線マイクロプロセッサ（ＣＭＰ
）、制御記憶（Ｃ３； Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇ
ｅ ）、回線制御語（ＬＣＷ）、回線制御部（ＬＣ）か
らなる通信回線処理装Ｗｔ、’ｅ設け、マイクロプログ
ラム制御によシデータの送／受信を行なう方式がある。
この従来の通信回線処理装置においては、中央制御装置
（ＣＣＵ）からの命令により与えられたメツセージの終
了文字と制御記憶（Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇｅ）
内の回線バッファ（ＬＢ）に格納された受信文字を、回
線マイクロプロセッサ（ＬＭＰ）が比較することにより
メツセージの終了を検出していた。
（ＣＣＵ）からの命令により与えられたメツセージの終
了文字と制御記憶（Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇｅ）
内の回線バッファ（ＬＢ）に格納された受信文字を、回
線マイクロプロセッサ（ＬＭＰ）が比較することにより
メツセージの終了を検出していた。
しかし、この方式によると終了文字全受信したにもかか
わらず回線バッファ（ＬＢ）が一定数に達するまで回線
マイクロプロセッサ（ＬＭＰ）６Ｃ割込むことができな
いという欠点がある。
わらず回線バッファ（ＬＢ）が一定数に達するまで回線
マイクロプロセッサ（ＬＭＰ）６Ｃ割込むことができな
いという欠点がある。
また、終了文字（例えば、ＥＴＸ）を検出する機構を回
線制御部内に設ける方式も考えられるが、既存の装置と
の適合性が悪くなるという難点がある０ 〔問題点を解決するだめの手段〕 第１図は本発明の原理を示す図であり、図中、１はプロ
セッサ部、２は回線制御部、３は回線料＠語メモリ、４
はマークビット計数領域、５はマークビット計数処理部
、６は割込処理部である。
線制御部内に設ける方式も考えられるが、既存の装置と
の適合性が悪くなるという難点がある０ 〔問題点を解決するだめの手段〕 第１図は本発明の原理を示す図であり、図中、１はプロ
セッサ部、２は回線制御部、３は回線料＠語メモリ、４
はマークビット計数領域、５はマークビット計数処理部
、６は割込処理部である。
回線制御語メモリ３け、回線毎に設けられデータの送受
信を制御する情報を有する。
信を制御する情報を有する。
回線制御部２は、回線制御語の内容にもとづいて回線と
の間のデータ送受信を制御する。
の間のデータ送受信を制御する。
プロセッサ部１ば、回線制御部２を制御し、また回線制
御部２からの割込要求を受付ける。
御部２からの割込要求を受付ける。
回線制御語メモリ３には、回線から受信される連続マー
クビットを計数するためのマークビット計数領域４がも
うけられている。マークビット計数処理部５は、１文字
受信後に回線からマークビットを受信したときマークビ
ット計数／領域４の内容を、例えば、＋１処理し、また
、回線からスペースビットを受信したときマークビット
計数領域４の内容を初期化（例えばオール″′０″処理
）する。連続するマークビット数がある所定値以上とな
ったとき、割込処理部６が起動されてプロセッサ部１へ
の割込み要求が発行される。
クビットを計数するためのマークビット計数領域４がも
うけられている。マークビット計数処理部５は、１文字
受信後に回線からマークビットを受信したときマークビ
ット計数／領域４の内容を、例えば、＋１処理し、また
、回線からスペースビットを受信したときマークビット
計数領域４の内容を初期化（例えばオール″′０″処理
）する。連続するマークビット数がある所定値以上とな
ったとき、割込処理部６が起動されてプロセッサ部１へ
の割込み要求が発行される。
本発明においては、マークビｙ）の連続性によシプロセ
ッサ部への割込みを行なっているので、受信データ量に
依存せずに割込みが行なえ、従来方式の問題点全解決す
ることができる。
ッサ部への割込みを行なっているので、受信データ量に
依存せずに割込みが行なえ、従来方式の問題点全解決す
ることができる。
第２図は、本発明を適用可能な通信回線処理装置のブロ
ック図を示し、図中、１０は通信回線処理装置、１１は
中央制御部（ＣＣＵ） 、Ｉ ２は回線マイクロプロセ
ッサ（ＬＭＰ）、１３は回線制御部（ＬＣ）、１４は制
御記憶（Ｃ８；Ｃ０ＮＴＲ０Ｌ ５ＴＯＲＡＧＥ）、１
５は回線制御語メモリ（ＬＣＷ）、１６はＬＣＷアドレ
スレジスタ、１７は回線バッファ（ＬＢ）、１．８は回
線パラメータ／ステータス領域（ＬＰＳ）、１９は主記
憶装置（ＭＭ＞である。
ック図を示し、図中、１０は通信回線処理装置、１１は
中央制御部（ＣＣＵ） 、Ｉ ２は回線マイクロプロセ
ッサ（ＬＭＰ）、１３は回線制御部（ＬＣ）、１４は制
御記憶（Ｃ８；Ｃ０ＮＴＲ０Ｌ ５ＴＯＲＡＧＥ）、１
５は回線制御語メモリ（ＬＣＷ）、１６はＬＣＷアドレ
スレジスタ、１７は回線バッファ（ＬＢ）、１．８は回
線パラメータ／ステータス領域（ＬＰＳ）、１９は主記
憶装置（ＭＭ＞である。
第２図の通信回線処理装置１０は、中央！ＩＩＩＩ御装
置（ＣＣＵ）ｕからの入出力命令によシ動作し、その動
作の流れは以下の通りである。
置（ＣＣＵ）ｕからの入出力命令によシ動作し、その動
作の流れは以下の通りである。
■ 回線マイクロプロセッサ（ＬＭＰ）１２により入出
力命令を解析する。
力命令を解析する。
■ 主記憶装ｆｌ（ＭＭ）１９からパラメータ情報を制
御記憶１４に取得し、そのパラメータに従って回線制御
部用のパラメータ（ＬＰＳ）を？１ｉ１１御記憶１４に
作成し回線制御部１３を起動する。
御記憶１４に取得し、そのパラメータに従って回線制御
部用のパラメータ（ＬＰＳ）を？１ｉ１１御記憶１４に
作成し回線制御部１３を起動する。
■ 回１ｆＲ１！Ｉ＋御部１３は、前記パラメータ（Ｌ
ＰＳ）に従って回線を制御し、それにより生じたステー
タ／ｒ、に作成して制御記憶１４のステータス域（ＬＰ
Ｓ）１８に格納する。その後、受信文字等の処理全回線
マイクロプロセッサ（ＬＭＰ）１２に依頼する。
ＰＳ）に従って回線を制御し、それにより生じたステー
タ／ｒ、に作成して制御記憶１４のステータス域（ＬＰ
Ｓ）１８に格納する。その後、受信文字等の処理全回線
マイクロプロセッサ（ＬＭＰ）１２に依頼する。
■ 回線マイクロプロセッサ（ＬＭＰ ） １２ ｉｄ
、上記回線に対する一連の処理が終了すると、ステータ
ス情報を制御記憶１４に作成して、中央制御装置（ＣＣ
Ｕ）１１に入出力命令の実行結果の処理全依頼する。
、上記回線に対する一連の処理が終了すると、ステータ
ス情報を制御記憶１４に作成して、中央制御装置（ＣＣ
Ｕ）１１に入出力命令の実行結果の処理全依頼する。
第３図は、本発明の１実施例の要部ブロック図であり、
第２図に示す回線制御部（ＬＣ）１３、回線制御語メモ
リ（ＬＣＷ）１５、ＬＣＷアドレスレジスタ１６の部分
を詳細に示したものである。第３図において、１５．１
６は第２図図示のものと同一のもの、２０は回線走査部
、２１は演算処理部、２２は回線制御語メモリ読出しレ
ジスタ、２３は割込制御部、２４はバイトカウンタ制御
部、２５Ｖｉ＋１回路、２６はゲート回路である。
第２図に示す回線制御部（ＬＣ）１３、回線制御語メモ
リ（ＬＣＷ）１５、ＬＣＷアドレスレジスタ１６の部分
を詳細に示したものである。第３図において、１５．１
６は第２図図示のものと同一のもの、２０は回線走査部
、２１は演算処理部、２２は回線制御語メモリ読出しレ
ジスタ、２３は割込制御部、２４はバイトカウンタ制御
部、２５Ｖｉ＋１回路、２６はゲート回路である。
第４図は回線制御！（ＬＣＷ）の構成例を示す図であり
、図中、ＡＰＩ−１アセンブリフイールド、ＡＣＦＯは
ビットカウンタの役割を持つアセンブリ・コントロール
フィールド、ＡＣＦｌ、はマークヒツトカウンタの役割
を持つアセンブリ・コントロールフィールド、ＯＦはキ
ャラクタフィールド、ＣＣＦはキャラクタ・コントロー
ルフィールド、ＬＰＳは回線パラメータ／ステータスフ
ィールドである。
、図中、ＡＰＩ−１アセンブリフイールド、ＡＣＦＯは
ビットカウンタの役割を持つアセンブリ・コントロール
フィールド、ＡＣＦｌ、はマークヒツトカウンタの役割
を持つアセンブリ・コントロールフィールド、ＯＦはキ
ャラクタフィールド、ＣＣＦはキャラクタ・コントロー
ルフィールド、ＬＰＳは回線パラメータ／ステータスフ
ィールドである。
第３図、第４図により本発明の詳細な説明する。
回線をスキャン中に、受信モードで受領した最初のＯｎ
のビットは開始ビットとみなされ、演算処理部２１はス
タートビット検出をＬＣＷのＣＣＦＫ書きこむ。ＡＦの
内容はシフトレジスタ動作により右ヘシフトされ回線か
ら受領したビットに加えられ、再びＬＣＷに格納される
。
のビットは開始ビットとみなされ、演算処理部２１はス
タートビット検出をＬＣＷのＣＣＦＫ書きこむ。ＡＦの
内容はシフトレジスタ動作により右ヘシフトされ回線か
ら受領したビットに加えられ、再びＬＣＷに格納される
。
次のスキャンの間に、前記ＣＣＦのスタートビット検出
ビットがオンの時は、ビットカウンタＡＣＦＯがキャラ
クタ長に等しくなるまでカウント全行なう。ビットカウ
ンタＡＣＦＯがキャラクタ長に等しくなり、かつスター
トビット検出すると、ＣＦに完成した文字ヲ書き込み、
ＣＣＦのスタートビット検出ビットをオフにする。
ビットがオンの時は、ビットカウンタＡＣＦＯがキャラ
クタ長に等しくなるまでカウント全行なう。ビットカウ
ンタＡＣＦＯがキャラクタ長に等しくなり、かつスター
トビット検出すると、ＣＦに完成した文字ヲ書き込み、
ＣＣＦのスタートビット検出ビットをオフにする。
次にスタートビットの監視を行ないながら、マーク（Ｍ
ａｒｋ）ビットのカウント’１ＡｃＦ１のマーク（Ｍａ
ｒｋ ）ビットカウンタによｐ行う。
ａｒｋ）ビットのカウント’１ＡｃＦ１のマーク（Ｍａ
ｒｋ ）ビットカウンタによｐ行う。
もし、カウンタ要分のマーク（Ｍａｒｋ ）ピントラ受
信した時は、ＬＣＷのＬＰＳにマーク（Ｍａｒｋ ）受
信の表示を行なうとともに、回線マイクロプロセッサ（
ＬＭＰ ） １２に対する割込み要求全送り、制御記憶
１４のＬＰＳ１８にサイクルスチー／’ （Ｃｙｃｌｅ
Ｓｔｅａｌ ）モードでステータス情報を格納する。
信した時は、ＬＣＷのＬＰＳにマーク（Ｍａｒｋ ）受
信の表示を行なうとともに、回線マイクロプロセッサ（
ＬＭＰ ） １２に対する割込み要求全送り、制御記憶
１４のＬＰＳ１８にサイクルスチー／’ （Ｃｙｃｌｅ
Ｓｔｅａｌ ）モードでステータス情報を格納する。
スタートビットを検出した時は、前記同様ＡＰにアセン
ブルされ文字が完成すると、前記で完成したＣＦの文字
と今完放した文字をサイクルスチールモードで制御記憶
１４の回線バッファ（ＬＢ）１８に格納する。
ブルされ文字が完成すると、前記で完成したＣＦの文字
と今完放した文字をサイクルスチールモードで制御記憶
１４の回線バッファ（ＬＢ）１８に格納する。
割り当てられた回線バッファ（ＬＢ）１８が一杯になる
と、ＬＣＷのＬＰＳＫステータスを作成して回線マイク
ロプロセッサ（ＬＭＰ）１２に割込み要求を送り、制御
記憶１４のＬＰＳ１８にサイクルスチール（Ｃ７ｃｌｅ
５ｔｅａｌ ）モードで格納する。
と、ＬＣＷのＬＰＳＫステータスを作成して回線マイク
ロプロセッサ（ＬＭＰ）１２に割込み要求を送り、制御
記憶１４のＬＰＳ１８にサイクルスチール（Ｃ７ｃｌｅ
５ｔｅａｌ ）モードで格納する。
第３図に示すようにＡＣＦＩの内容は、１文字受信後の
マークビット受信毎に＋１され、スペースビット受信毎
に”０″クリアされる構成となっている０バイト力ウン
タ制御部２４は、ＬＣＷ中のＬＰＳにより、割り当てら
れた回線バッファ（ＬＢ）１８へのデータ転送量を判定
し、回線バッファ（ＬＢ）１８が一杯に彦っだとき割込
制御部２３を起動する動作を行なう。
マークビット受信毎に＋１され、スペースビット受信毎
に”０″クリアされる構成となっている０バイト力ウン
タ制御部２４は、ＬＣＷ中のＬＰＳにより、割り当てら
れた回線バッファ（ＬＢ）１８へのデータ転送量を判定
し、回線バッファ（ＬＢ）１８が一杯に彦っだとき割込
制御部２３を起動する動作を行なう。
次に、回線バッファ（ＬＢ）１７シよびＬＰＳ １８
Ｋついて説明する。ＬＰ８１８は、回線マイクロプロセ
ッサ（ＬＭＰ）１２から回線制御部１３側に与えるライ
ンパラメータ情報および回線制御部１３側から回線マイ
クロプロセッサ（ＣＭＰ）１２に報告されるラインステ
ータス情報が格納される領域である。
Ｋついて説明する。ＬＰ８１８は、回線マイクロプロセ
ッサ（ＬＭＰ）１２から回線制御部１３側に与えるライ
ンパラメータ情報および回線制御部１３側から回線マイ
クロプロセッサ（ＣＭＰ）１２に報告されるラインステ
ータス情報が格納される領域である。
ＬＰ８１８中の特定ビットの値により、当該ＬＰ８１８
の内容がラインパラメータ情報となったり、ラインステ
ータス情報になったりする。
の内容がラインパラメータ情報となったり、ラインステ
ータス情報になったりする。
回線起動時、回線マイクロプロセッサ（ＣＭＰ）１２は
、ＬＰＳ１８に、受信指令情報、回線バッファ（ＬＢ）
１７の使用可能容量（転送バイト数）等をセットする。
、ＬＰＳ１８に、受信指令情報、回線バッファ（ＬＢ）
１７の使用可能容量（転送バイト数）等をセットする。
その後、このＬＰ８１８の内容は、ＬＣＷ側のＬＰＳに
読込まれ、回線制御部１３側の受信動作が開始される。
読込まれ、回線制御部１３側の受信動作が開始される。
回線制御部１３側では、受信データを回線バッファ（Ｌ
Ｂ）１７に転送する毎に、バイトカウンタ制御部２４に
よυＬＣＷ中のＬＰＳ内部にセットされているバイトカ
ウント値を減じてゆく。そして、ＬＣＶ／中のＬＰＳ内
のバイトカウント値が０′″になったとき、ＬＣＷ中の
ＬＰＳの内容が制御記憶１４内のＬＰ８１８に書込まれ
る。このとき、上記した特定ビットは、当！ＬＰＳ１８
がラインステータスを格納していることを指示するよう
に設定される。
Ｂ）１７に転送する毎に、バイトカウンタ制御部２４に
よυＬＣＷ中のＬＰＳ内部にセットされているバイトカ
ウント値を減じてゆく。そして、ＬＣＶ／中のＬＰＳ内
のバイトカウント値が０′″になったとき、ＬＣＷ中の
ＬＰＳの内容が制御記憶１４内のＬＰ８１８に書込まれ
る。このとき、上記した特定ビットは、当！ＬＰＳ１８
がラインステータスを格納していることを指示するよう
に設定される。
しかる後、割込制御部２３′ｔ−介して、回線マイクロ
プロセッサ（ＬＭＰ）１２に割込要求が発行される０ なお、ＬＣＷ中のＬＰＳ内のバイトカウント値が０″に
達していないとき、すなわちまだ回線バッファ（ＬＢ）
１７に空きがある状態であっても、マークビットを連続
して受信し、ＡＣＦＩの値が所定値になったときは、Ｌ
ＣＷ中のＬＰＳの内容が制御記憶１４内のＬＰ８１８に
書込まれるとともに、回線マイクロプロセッサ（ＬＭＰ
）１２に割込要求が発行される。
プロセッサ（ＬＭＰ）１２に割込要求が発行される０ なお、ＬＣＷ中のＬＰＳ内のバイトカウント値が０″に
達していないとき、すなわちまだ回線バッファ（ＬＢ）
１７に空きがある状態であっても、マークビットを連続
して受信し、ＡＣＦＩの値が所定値になったときは、Ｌ
ＣＷ中のＬＰＳの内容が制御記憶１４内のＬＰ８１８に
書込まれるとともに、回線マイクロプロセッサ（ＬＭＰ
）１２に割込要求が発行される。
本発明によれば、回線バッファが一定数に達していなく
ても、回線マイクロプロセッサへの割込みを行なうこと
ができ、従来方式の問題点を解決することが可能となる
。
ても、回線マイクロプロセッサへの割込みを行なうこと
ができ、従来方式の問題点を解決することが可能となる
。
第１図は本発明の原理を示す図、
第２図は通信回線処理装宜のブロック図、第３図は本発
明の１実施例の要部ブロック図、第４図は回線制御語の
構成例を示す図、である。 第２図において、１２は回線マイクロプロセッサ、１３
は回線制御部、１４？′ｉ制御記憶、１５は本発明の原
理を示す図 第１ 図
明の１実施例の要部ブロック図、第４図は回線制御語の
構成例を示す図、である。 第２図において、１２は回線マイクロプロセッサ、１３
は回線制御部、１４？′ｉ制御記憶、１５は本発明の原
理を示す図 第１ 図
Claims (2)
- （１）回線毎に設けられデータの送受信を制御する情報
を有する回線制御語メモリ（１５）と、上記回線制御語
（１５）の内容にもとづいて回線との間のデータ送受信
を制御する回線制御部（１３）と、 上記回線制御部（１３）を制御するプロセッサ部（１２
）とをそなえた通信回線処理装置において、上記回線制
御語メモリ（１５）に、回線から受信される連続マーク
ビットを計数するマークビット計数領域（ＡＣＦ１）を
そなえ、 上記回線制御部（１３）は、１文字受信後、回線からマ
ークビットを受信したとき上記マークビット計数領域（
ＡＣＦ１）の値を計数処理し、回線からスペースビット
を受信したとき上記マークビット計数領域（ＡＣＦ１）
の値を初期化し、上記マークビット計数領域（ＡＣＦ１
）の値が所定の値になったとき、上記プロセッサ部（１
２）に割込み要求を発行するよう構成したことを特徴と
する調歩同期式手順の回線処理方式。 - （２）上記プロセッサ部（１２）と上記回線制御部（１
３）の間に、 上記回線制御語（１５）に一時保持されている受信デー
タが転送され格納される回線バッファ（１７）と、 上記プロセッサと上記回線制御部間の制御情報が格納さ
れる制御情報領域（１８）がそなえられ、上記プロセッ
サ部（１２）から上記回線制御部（１３）へ、上記制御
情報領域（１８）を介して上記回線バッファ（１７）の
使用可能容量が通知され、上記回線制御部（１３）から
上記プロセッサ部（１２）へ、上記制御情報領域（１８
）を介して上記回線バッファ（１７）へ転送される受信
データ量が通知され、 通常は、上記回線バッファ（１７）へ転送される受信デ
ータ量が上記回線バッファ（１７）の使用可能容量に達
したとき上記プロセッサ部（１２）への割込み要求が発
行され、 一方、上記マークビット計数領域（ＡＣＦ１）の値が所
定の値になったときは、上記回線バッファ（１７）へ転
送される受信データ量が上記回線バッファ（１７）の使
用可能容量に達していなくても、上記プロセッサ部（１
２）への割込み要求が発行されることを特徴とする特許
請求の範囲第（１）項記載の調歩同期式手順の回線処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137396A JPS61295742A (ja) | 1985-06-24 | 1985-06-24 | 調歩同期式手順の回線処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137396A JPS61295742A (ja) | 1985-06-24 | 1985-06-24 | 調歩同期式手順の回線処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295742A true JPS61295742A (ja) | 1986-12-26 |
| JPH0356502B2 JPH0356502B2 (ja) | 1991-08-28 |
Family
ID=15197684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137396A Granted JPS61295742A (ja) | 1985-06-24 | 1985-06-24 | 調歩同期式手順の回線処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335038A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 通信回線状態検出回路 |
| CN112198818A (zh) * | 2019-07-08 | 2021-01-08 | 浙江宇视科技有限公司 | 步进式驱动结构的控制方法、装置、设备及存储介质 |
-
1985
- 1985-06-24 JP JP60137396A patent/JPS61295742A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335038A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 通信回線状態検出回路 |
| CN112198818A (zh) * | 2019-07-08 | 2021-01-08 | 浙江宇视科技有限公司 | 步进式驱动结构的控制方法、装置、设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0356502B2 (ja) | 1991-08-28 |
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