JP2002132572A

JP2002132572A - メモリ制御装置

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Publication number: JP2002132572A
Application number: JP2000319213A
Authority: JP
Inventors: Tatsuo Hiramatsu; 達夫平松; Satoru Saito; 覚斎藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】本発明は、ＣＰＵから与えられるデータをメモ
リへ書き込む際、バッファ内のバンクの切換動作に時間
的な制限を与えることで、その処理速度を向上させたメ
モリ制御装置を提供することを目的とする。【解決手段】バッファ２内でデータが書き込まれている
バンクがメモリフルの状態になったとき、又は、このバ
ンクにデータが書き込まれてから所定時間が経過するま
でにデータの入力がないとき、バッファ制御部３が、こ
の書き込み用のバンクを読み出し可能とするとともに、
次のバンクを書き込み用のバンクとする。又、バッファ
２内でデータが読み出されているバンクに格納されてい
るデータが全て読み出されたとき、バッファ制御部３
が、この読み出し用のバンクを書き込み可能とするとと
もに、次のバンクを読み出し用のバンクとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（Central
Processing Unit）で処理されたデータを、メモリに書
き込むとともに、メモリに格納されたデータを読み出す
ためのメモリ制御装置に関するもので、特に、グラフィ
ックデータのメモリへの書き込み及び読み出しを行うた
めのメモリ制御装置に関する。

【０００２】

【従来の技術】従来より、例えば、ＣＰＵで処理された
グラフィックデータをＳＤＲＡＭなどのメモリに書き込
む際、ＣＰＵでの処理速度とメモリでの処理速度が異な
るため、この書き込み動作をスムーズに行うよう、ＣＰ
Ｕより送出されるデータが、メモリに格納されるアドレ
スとともに、一旦格納されるバッファがメモリ制御装置
内に設けられる。このようなバッファに使用される方式
として、複数のバンクによって構成されるバンク方式が
一般に使用される。

【０００３】このバンク方式は、複数のバンクのうちの
１つをメモリへのデータが読み出されるバンク、又、残
りのバンクのうちの１つをＣＰＵからのデータが書き込
まれるバンクというように、書き込みを行うためのバン
クと読み出しを行うためのバンクとを別のバンクとする
方式である。このようなバンク方式が用いられることに
よって、データが書き込まれるバンクとデータが読み出
されるバンクが絶えず異なるバンクとされるため、バッ
ファ内における書き込みアドレスと読み出しアドレスの
重なりによるデータの衝突をなくすことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来に
おいては、データの書き込まれるバンクがメモリフルの
状態になって初めて、読み出し側にメモリフルの状態を
知らせ、書き込み用のバンクが読み出し用のバンクに、
読み出し用のバンクが書き込み用のバンクに、それぞれ
交代するため、メモリフルの状態になるまでバンク内の
データが読み出されない。よって、ＣＰＵから書き込ま
れるデータのデータ量が少ない場合、バンクがメモリフ
ルの状態にならないため、ＣＰＵよりデータが書き込ま
れるバンクのデータの読み出しが行われるまでに時間が
かかり、その処理速度が遅くなるという問題があった。

【０００５】又、ＣＰＵと接続されるバスのバス幅とメ
モリに接続されるバスのバス幅が異なり、例えば、ＣＰ
Ｕと接続されるバスのバス幅を３２ビット幅とするとと
もにメモリに接続されるバスのバス幅を６４ビット幅と
したとき、メモリ制御装置に、ＣＰＵから送出されるデ
ータが２個毎にまとめてメモリに書き込まれる方式が一
般に用いられる。しかしながら、従来は、単純に、書き
込まれたデータがそのまま２個毎に読み出されるのみで
あるので、読み出されたデータをマッピングする必要が
あり、メモリへのアクセス回数が増え、結果として処理
速度が遅くなる。

【０００６】このような問題を鑑みて、本発明は、ＣＰ
Ｕから与えられるデータをメモリへ書き込む際、バッフ
ァ内のバンクの切換動作に時間的な制限を与えること
で、その処理速度を向上させたメモリ制御装置を提供す
ることを目的とする。又、本発明は、ＣＰＵから与えら
れるデータをメモリへ書き込む際、ＣＰＵから与えられ
るデータをメモリで処理される信号単位毎にメモリに書
き込むことで、メモリへのアクセス回数を低減させたメ
モリ制御装置を提供することを別の目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載のメモリ制御装置は、データ格納用
メモリへのデータの書き込み及び読み出しを制御するメ
モリ制御装置において、前記データ格納用メモリへ書き
込まれるデータを一時格納する複数のバンクが設けられ
たバッファと、前記バッファにデータが与えられると時
間の計測を開始するタイマと、前記バッファ内の各バン
クに格納されたデータを読み出して前記メモリへの書き
込みを行うとともに、前記メモリからのデータの読み出
しを行うメモリ制御部と、前記バッファ内の各バンクの
動作状態を、書き込みが行われる書き込み状態及び読み
出しが行われる読み出し状態の２つの状態間で切り換え
るバッファ制御部と、を有し、前記バッファ内の１つの
バンクにデータが格納された後、前記タイマが所定時間
が経過したことを検知し、該所定時間が経過する間、該
バンクに対してデータの書き込みがなかったとき、前記
バッファ制御部が、該データが格納されたバンクが読み
出し可能であると判断するとともに、入力されるデータ
を他の異なるバンクに書き込むように前記バッファを制
御することを特徴とする。

【０００８】このようなメモリ制御装置によると、バッ
ファ内の１つのバンクにデータが書き込まれる際、この
バンクにデータが書き込まれてから所定時間の間、デー
タの入力がないことを検出したとき、このバンクがバッ
ファ制御部によって読み出し可能とされる。よって、バ
ンクがデータに一杯の状態（メモリフルの状態）になる
まで、バンクからデータが読み出されないということを
避けることができ、その処理速度を改善することができ
る。

【０００９】又、請求項２に記載するように、前記バッ
ファ内の１つのバンクにデータが入力される度に計数を
行い、該バンクに格納されたデータ量を検出する第１カ
ウンタを設けることで、前記バッファ内の１つのバンク
がデータで一杯の状態になったことを前記第１カウンタ
が検知したとき、又は、前記バッファ内の１つのバンク
にデータが格納された後、前記タイマが所定時間が経過
したことを検知し、該所定時間が経過する間、該バンク
に対してデータの書き込みがなかったとき、前記バッフ
ァ制御部が、該バンクが読み出し可能であると判断する
とともに、入力されるデータを他の異なるバンクに書き
込むように前記バッファを制御することができる。

【００１０】更に、請求項３に記載するように、前記バ
ッファ内の１つのバンクからデータが出力される度に計
数を行い、該バンクから読み出されたデータ量を検出す
る第２カウンタを設け、前記第１カウンタで計数されて
得た前記バッファ内のデータの読み出しが行われるバン
クのデータ量と、該データが読み出されるバンクから読
み出されたデータ量との比較を前記第２カウンタが行う
ことで、前記第１カウンタで計数されて得た前記バッフ
ァ内のデータの読み出しが行われるバンクのデータ量
と、該データが読み出されるバンクから読み出されたデ
ータ量とが等しくなったことを前記第２カウンタが検知
したとき、前記バッファ制御部が、該データが読み出さ
れるバンクが書き込み可能であると判断するとともに、
他の異なるバンクからデータを読み出すように前記バッ
ファを制御することができる。

【００１１】又、請求項４に記載のメモリ制御装置は、
データ格納用メモリへのデータの書き込み及び読み出し
を制御するメモリ制御装置において、前記データ格納用
メモリへ書き込まれるデータを一時格納する２つのバン
クが設けられたバッファと、前記バッファにデータが与
えられると時間の計測を開始するタイマと、前記バッフ
ァ内の各バンクに格納されたデータを読み出して前記メ
モリへの書き込みを行うとともに、前記メモリからのデ
ータの読み出しを行うメモリ制御部と、前記バッファ内
の一方のバンクにデータが書き込まれるとき、他方のバ
ンクよりデータが読み出されるように、前記バッファ内
の２つのバンクの動作状態を、書き込みが行われる書き
込み状態及び読み出しが行われる読み出し状態の２つの
状態間で交互に切り換えるバッファ制御部と、を有し、
前記バッファ内の一方のバンクにデータが格納された
後、前記タイマが所定時間が経過したことを検知し、該
所定時間が経過する間、該一方のバンクに対してデータ
の書き込みがなかったとき、前記バッファ制御部が、該
一方のバンクからデータが読み出されるように前記２つ
のバンクの動作を切り換えることを特徴とする。

【００１２】このようなメモリ制御装置によると、一方
のバンクにデータが書き込まれる際、このバンクにデー
タが書き込まれてから所定時間の間、データの入力がな
いことを検出したとき、このバンクがバッファ制御部に
よってデータの読み出しが行われるとともに、他方のバ
ンクにデータが書き込まれるようにバッファ内の各バン
クの動作状態が切り換えられる。よって、バンクがデー
タに一杯の状態（メモリフルの状態）になるまで、バン
クからデータが読み出されないということを避けること
ができ、その処理速度を改善することができる。

【００１３】又、請求項５に記載するように、前記バッ
ファ内の一方のバンクにデータが入力される度に計数を
行い、該一方のバンクに格納されたデータ量を検出する
第１カウンタを設けることで、前記バッファ内の一方の
バンクがデータで一杯の状態になったことを前記第１カ
ウンタが検知したとき、又は、該一方のバンクにデータ
が格納された後、前記タイマが所定時間が経過したこと
を検知し、該所定時間が経過する間、該一方のバンクに
対してデータの書き込みがなかったとき、前記バッファ
制御部が、該一方のバンクからデータが読み出されるよ
うに前記２つのバンクの動作を切り換えることができ
る。

【００１４】更に、請求項６に記載するように、前記バ
ッファ内の一方のバンクからデータが出力される度に計
数を行い、該一方のバンクから読み出されたデータ量を
検出する第２カウンタを設け、前記第１カウンタで計数
されて得た前記バッファ内の一方のバンクに格納された
データ量と、該一方のバンクから読み出されたデータ量
との比較を前記第２カウンタで行うことで、前記第１カ
ウンタで計数されて得た前記バッファ内の一方のバンク
に格納されたデータ量と、該一方のバンクから読み出さ
れたデータ量とが等しくなったことを前記第２カウンタ
が検知したとき、前記バッファ制御部が、該一方のバン
クにデータが書き込まれるように前記２つのバンクの動
作を切り換えることができる。

【００１５】請求項７に記載のメモリ制御装置は、請求
項１〜請求項６のいずれかに記載のメモリ制御装置。に
おいて、前記バッファに、データとともに該データが格
納される前記メモリのアドレスが与えられ、前記バッフ
ァ内に、前記データ及び前記アドレスが一時的に格納さ
れることを特徴とする

【００１６】請求項８に記載のメモリ制御装置は、デー
タ格納用メモリへのデータの書き込み及び読み出しを制
御するとともに、データが入力される入力側のバス幅が
ｎビット、前記メモリとデータのやりとりを行う前記メ
モリ側のバス幅がｋ×ｎビットとなるメモリ制御装置に
おいて、データと該データが格納される前記メモリのア
ドレスとで構成されるｎビットの第１信号が与えられ、
該第１信号が一時的に格納された後、複数の前記第１信
号を組み合わせて第２信号を構成し、該第２信号を出力
するバス幅切換部と、前記バス幅切換部より出力される
前記第２信号によって、前記第２信号内の複数のデータ
を前記メモリへ書き込むとともに、前記メモリからのデ
ータの読み出しを行うメモリ制御部と、前記バス幅切換
部に与えられる前記第１信号を構成する前記アドレスの
所定部分より、前記第１信号が前記第２信号の最後尾に
構成される信号であることを検出するアドレス位置検出
部と、前記バス幅切換部に与えられる前記第１信号を構
成する前記アドレスが連続したアドレスであるか否かを
検出する連続性検出部と、前記バス幅切換部に前記第１
信号が与えられると時間の計測を開始する第１タイマ
と、を有し、前記アドレス位置検出部が前記第２信号の
最後尾に構成される第１信号を検出したとき、又は、前
記連続性検出部が前記バス幅切換部に与えられる前記第
１信号を構成する前記アドレスが不連続であることを検
出したとき、又は、前記第１タイマが所定時間が経過し
たことを検知し、該所定時間が経過する間、前記バス幅
切換部に前記第１信号が与えられなかったとき、前記バ
ス幅切換部より前記メモリ制御部に前記第２信号が出力
されることを特徴とする。

【００１７】今、第１信号が３２ビットの信号で、第２
信号が１２８ビットの信号であるとし、前記第１信号を
構成するアドレスの下位４ビットが必ず、“０００
０”、“０１００”、“１０００”、“１１００”のい
ずれかによって表され、“００００”、“０１００”、
“１０００”、“１１００”の順に第１信号が配置され
て第２信号が構成されるものとする。このとき、上記の
メモリ制御装置は、アドレスの下位４ビットが“１１０
０”となる第１信号が与えられたとき、アドレス位置検
出部が第１信号が第２信号の最後尾に構成される信号で
あることを検出する。又、入力される第１信号の下位４
ビットが、“００００”、“０１００”、“１００
０”、“１１００”の順でないとき、前記連続性検出部
が入力される第１信号が不連続であることを検出する。

【００１８】又、このようなメモリ制御装置において、
請求項９〜請求項１４に記載するように、請求項１〜請
求項６に記載するメモリ制御装置の構成を組み合わせた
メモリ制御装置としても構わない。

【００１９】

【発明の実施の形態】＜第１の実施形態＞本発明の第１
の実施形態について、図面を参照して説明する。図１
は、本実施形態のメモリ制御装置の内部構成を示すブロ
ック図である。図３及び図４は、図１のメモリ制御装置
の動作を示すフローチャートである。

【００２０】図１のメモリ制御装置１は、ＣＰＵ６で処
理されたデータとこのデータが格納されるメモリ７のア
ドレスとが一時的に格納されるバッファ２と、バッファ
２の制御を行うバッファ制御部３と、バッファ制御部３
より与えられる信号をトリガとして時間の計測を行うタ
イマ４と、バッファ２に格納されたデータを読み出すと
ともにメモリ７への書き込み及び読み出しを行うメモリ
制御部５とを有する。

【００２１】このメモリ制御装置１において、図２のよ
うに、バッファ２は、バンク２−１〜２−ｎで構成さ
れ、又、バンク２−１〜２−ｎはそれぞれ書き込み動作
及び読み出し動作が、バッファ制御部３より与えられる
制御信号によって切り換えられる。又、カウンタ３１
は、バッファ制御部３にバッファ２内のバンク２−１〜
２−ｎのそれぞれがメモリフルになったことを示すとと
もにバンク２−１〜２−ｎ内に格納されたデータ量を表
す信号を与える。それに対して、カウンタ３２は、バッ
ファ２内のバンク２−１〜２−ｎのそれぞれに格納され
たデータが全て読み出されたことを示す信号をバッファ
制御部３に与える。又、バッファ制御部３よりバンク２
−１〜２−ｎ内に格納されたデータ量を表す信号が、カ
ウンタ３２に与えられる。

【００２２】又、タイマ４によって計数されることによ
り一定時間が経過したことが検出され、この検出結果を
表す信号がバッファ制御部３に与えられる。それに対し
て、タイマ４は、バンク２−１〜２−ｎのいずれかが書
き込み動作を行うように切り換えられたとき、計数する
ようにバッファ制御部３によって制御される。更に、メ
モリ制御部５は、バッファ２より読み出したデータを同
じくデータとともにバッファ２より読み出したアドレス
に基づいてメモリ７へ書き込むとともに、メモリ７から
読み出したデータをメモリ制御装置１の外部に出力す
る。又、メモリ制御部５がメモリ７からの読み出し動作
を行っている際、バッファ２からのデータの送出を禁止
するための信号が、バッファ制御部３に与えられる。

【００２３】このような構成のメモリ制御装置１の動作
について、図３及び図４のフローチャートを参照して説
明する。まず、バッファ２への書き込み動作について説
明する。図３のフローチャートのように、まず、ＣＰＵ
６からのデータがバッファ２内のバンク２−１への書き
込まれるようにバッファ制御部３によって初期化される
（ＳＴＥＰ１）。このように初期化されると、ＣＰＵ６
からデータの書き込みがあるか否かが判断される（ＳＴ
ＥＰ２）。

【００２４】このとき、ＣＰＵ６からデータが送出され
ると（Ｙｅｓ）、このデータがバンク２−１に書き込ま
れる（ＳＴＥＰ３）。逆に、ＣＰＵ６からデータが送出
されていないとき（Ｎｏ）、再び、ＳＴＥＰ２に移行し
て、ＣＰＵ６からのデータの書き込みがあるか否かが判
断される。尚、上述したように、ＣＰＵ６からはデータ
のみでなく、このデータをメモリ７内に格納するための
アドレスも送出され、バッファ２に書き込まれる。

【００２５】ＳＴＥＰ３に移行して、データがバンク２
−１に格納されると、格納されたことを示す信号がカウ
ンタ３１に送出されて、カウンタ３１が１つ計数を行う
（ＳＴＥＰ４）。そして、カウンタ３１では、その計数
値よりバンク２−１がメモリフルの状態になったか否か
が判断される（ＳＴＥＰ５）。このとき、バンク２−１
がメモリフルの状態である場合（Ｙｅｓ）、メモリフル
であることを示すとともにバンク２−１内のデータ量
（ＣＰＵ６がバンク２−１にデータを与える回数、即
ち、カウンタ３１による計数値に相当）を示す信号がバ
ッファ制御部３に送出される（ＳＴＥＰ６）。そして、
バッファ制御部３によって、ＣＰＵ６からのデータを書
き込むためのバンクが、バンク２−１からバンク２−２
に切り換えられる（ＳＴＥＰ７）。

【００２６】逆に、ＳＴＥＰ５において、バンク２−１
がメモリフルの状態でない場合（Ｎｏ）、バッファ制御
部３よりタイマ４に信号が与えられて、タイマ４が時間
を計測する（ＳＴＥＰ８）。そして、タイマ４の計測結
果より所定時間が経過したか否かが検出される（ＳＴＥ
Ｐ９）。このとき、所定時間が経過した場合（Ｙｅ
ｓ）、タイマ４がバッファ制御部３によって初期化され
た後（ＳＴＥＰ１０）、メモリフルであることを示すと
ともにバンク２−１内のデータ量を示す信号がバッファ
制御部３に送出される（ＳＴＥＰ６）。その後、ＣＰＵ
６からのデータを書き込むためのバンクが、バンク２−
１からバンク２−２に切り換えられる（ＳＴＥＰ７）。

【００２７】逆に、ＳＴＥＰ９で、所定時間が経過して
いない場合（Ｎｏ）、ＳＴＥＰ２と同様、ＣＰＵ６から
のデータの書き込みがあるか否かが判断される（ＳＴＥ
Ｐ１１）。ＣＰＵ６からのデータの書き込みがない場合
（Ｎｏ）、再び、ＳＴＥＰ８に移行してタイマ４が計数
動作を行うことで時間を計測した後、ＳＴＥＰ９におい
て、所定時間が経過したか否かが判断される。逆に、Ｓ
ＴＥＰ１１でデータの書き込みがあった場合（Ｙｅ
ｓ）、タイマを初期化した後（ＳＴＥＰ１３）、ＳＴＥ
Ｐ３に移行して、再び、バンク２−１にデータが書き込
まれた後、ＳＴＥＰ４以降の動作が行われる。

【００２８】又、ＳＴＥＰ７でバンク２−２に書き込み
用のバンクが切り換えられるとき、カウンタ３１がバッ
ファ制御部３によって初期化された後（ＳＴＥＰ１
２）、再び、ＳＴＥＰ２以降の動作が行われる。即ち、
バンク２−１で行われた上述の動作が、バンク２−２に
ついて行われる。そして、このとき、ＳＴＥＰ５又はＳ
ＴＥＰ１０よりＳＴＥＰ６に移行して、メモリフルであ
ることを示すとともにバンク２−２内のデータ量を示す
信号がバッファ制御部３に送出されると（ＳＴＥＰ
６）、バッファ制御部３によって、ＣＰＵ６からのデー
タを書き込むためのバンクが、バンク２−２からバンク
２−３に切り換えられる（ＳＴＥＰ７）。その後、カウ
ンタ３１が初期化された後（ＳＴＥＰ１２）、次は、
バンク２−３について上述の動作が行われる。

【００２９】即ち、ＳＴＥＰ２以降の動作がバンク２−
ｋについて行われ、ＳＴＥＰ７に移行したとき、書き込
み用のバンクとしてバンク２−ｋ＋１に切り換えられ、
カウンタ３１が初期化された後（ＳＴＥＰ１２）、バン
ク２−ｋ＋１についてＳＴＥＰ２以降の動作が行われ
る。そして、バンク２−ｎまで、上述した動作が行われ
て、ＳＴＥＰ７に移行したとき、書き込み用のバンクと
してバンク２−１に切り換えられ、再び、上述した動作
を繰り返す。

【００３０】次に、バッファ２への読み出し動作につい
て説明する。まず、図４のように、カウンタ３１よりバ
ッファ制御部３にバンク２−１がメモリフルの状態であ
ることを表す信号が与えられたか否かが確認される（Ｓ
ＴＥＰ２１）。このとき、カウンタ３１より信号が与え
られている場合（Ｙｅｓ）、バンク２−１内のデータ量
を表す信号がカウンタ３２に与えられた後（ＳＴＥＰ２
２）、メモリ制御部５がバッファ２からの読み出し可能
な状態か否かが判断される（ＳＴＥＰ２３）。又、ＳＴ
ＥＰ２１でバンク２−１がメモリフルの状態であること
を示す信号が確認されないとき（Ｎｏ）、再び、ＳＴＥ
Ｐ２１に移行し、バンク２−１がメモリフルの状態であ
ることを示す信号がカウンタ３１より送出されたか確認
される。

【００３１】バンク２−１がメモリフルの状態であるこ
とで、ＳＴＥＰ２３に移行し、バッファ制御部３にメモ
リ制御部５より与えられる信号より、メモリ制御部５が
バッファ２からの読み出し可能な状態であることが確認
されると（Ｙｅｓ）、バンク２−１内に格納されている
データ及びこのデータがメモリ７に格納されるアドレス
が読み出される（ＳＴＥＰ２４）。

【００３２】このとき読み出されるデータは、例えば、
ＣＰＵ６からバンク２−１に対して３２ビット（４バイ
ト）毎にデータが書き込まれるとき、メモリ制御部５に
よって３２ビット（４バイト）毎に読み出される。即
ち、ＳＴＥＰ２４では、３２ビットのデータとこのデー
タが格納されるアドレスが読み出される。又、ＳＴＥＰ
２３で、バッファ２からの読み出しが禁止されていると
きは、再び、ＳＴＥＰ２３に移行して、メモリ制御部５
がバッファ２からの読み出し可能な状態であるか否かが
確認される。

【００３３】ＳＴＥＰ２４でデータが読み出されると、
カウンタ３２が１つ計数を行う（ＳＴＥＰ２５）。そし
て、カウンタ３２の計数値がバンク２−１内に格納され
たデータ量と等しくなったか否かがバッファ制御部３に
よって判断される（ＳＴＥＰ２６）。このとき、カウン
タ３２の計数値がバンク２−１のデータ量と等しくなる
と（Ｙｅｓ）、バンク２−１内のデータが全て読み出さ
れたことを示す信号がバッファ制御部３に送出されて、
バッファ制御部３によって、ＣＰＵ６からのデータを読
み出すためのバンクが、バンク２−１からバンク２−２
に切り換えられる（ＳＴＥＰ２７）。逆に、カウンタ３
２の計数値がバンク２−１のデータ量と等しくないとき
（Ｎｏ）、再び、ＳＴＥＰ２３以降の動作が行われ、Ｓ
ＴＥＰ２６でカウンタ３２の計数値がバンク２−１内の
データ量と等しくなったか否かがバッファ制御部３によ
って判断される。

【００３４】ＳＴＥＰ２７で、バンク２−２に切り換え
られると、カウンタ３２がバッファ制御部３によって初
期化された後（ＳＴＥＰ２８）、再び、ＳＴＥＰ２１以
降の動作が行われる。即ち、バンク２−１で行われた上
述の動作が、バンク２−２について行われる。そして、
このとき、ＳＴＥＰ２６よりＳＴＥＰ２７に移行して、
バンク２−２内の全てのデータが読み出されたことを示
す信号がバッファ制御部３に送出されると、バッファ制
御部３によって、ＣＰＵ６からのデータを読み出すため
のバンクが、バンク２−２からバンク２−３に切り換え
られる（ＳＴＥＰ２７）。その後、カウンタ３２が初期
化された後（ＳＴＥＰ２８）、次は、バンク２−３につ
いて上述の動作が行われる。

【００３５】即ち、ＳＴＥＰ２１以降の動作がバンク２
−ｋについて行われ、ＳＴＥＰ２７に移行したとき、読
み出し用のバンクとしてバンク２−ｋ＋１に切り換えら
れ、カウンタ３２が初期化された後（ＳＴＥＰ２８）、
バンク２−ｋ＋１についてＳＴＥＰ２１以降の動作が行
われる。そして、バンク２−ｎまで、上述した動作が行
われて、ＳＴＥＰ２７に移行したとき、読み出し用のバ
ンクとしてバンク２−１に切り換えられ、再び、上述し
た動作を繰り返す。

【００３６】本実施形態のメモリ制御装置１は、この図
３及び図４のフローチャートにおける動作を、並列して
行う。そのため、バンク内の全ての領域にデータが格納
されてメモリフルの状態になったバンク、又は、データ
が書き込まれてから所定時間経過したバンクから順に読
み出し用のバンクに切り換えることができる。よって、
従来のように、バンクがメモリフルの状態になるまで、
読み出し処理が行われないということがなくなり、処理
速度が改善される。

【００３７】＜第２の実施形態＞本発明の第２の実施形
態について、図面を参照して説明する。図５は、本実施
形態のメモリ制御装置の内部構成を示すブロック図であ
る。図６は、図５のメモリ制御装置の動作を示すフロー
チャートである。尚、図５のメモリ制御装置において、
図１のメモリ制御装置と同一の目的で使用する部分につ
いては、同一の符号を付して、その詳細な説明は省略す
る。

【００３８】本実施形態のメモリ制御装置１は、図５の
ように、バッファ２に２つのバンク２ａ，２ｂが設けら
れたメモリ制御装置であり、その他の構成については第
１の実施形態（図１）のメモリ制御装置と同様の構成で
ある。尚、本実施形態において、バッファ２内のバンク
２ａ，２ｂは十分に大きいメモリ領域を有するため、メ
モリ制御部５によってバッファ２からのデータの読み出
しが禁止されても、十分にバンク２ａ，２ｂ内にＣＰＵ
６からのデータが格納できる。よって、以下の説明で
は、メモリ制御部５によってバッファ２からのデータの
読み出しが禁止されることを考慮せずに説明するが、メ
モリ制御部５によってバッファ２からのデータの読み出
しが禁止されるようにしても十分に動作をすることがで
きる。

【００３９】このようなメモリ制御装置１において、カ
ウンタ３１が、ＣＰＵ６よりバッファ２にデータが書き
込まれるたびに計数を行う。そして、書き込み用のバン
クがメモリフルの状態になったとき、バッファ制御部３
に対してメモリフルの状態であることを示す信号を送出
する。又、バッファ２内のバンク２ａ，２ｂがバッファ
制御部３によってその動作状態が切り換えられたとき、
書き込み用のバンク内に書き込まれたデータ量を示す信
号をバッファ制御部３に送出する。

【００４０】一方、カウンタ３２が、メモリ制御部５に
よってバッファ２よりデータが読み出されるたびに計数
を行う。このカウンタ３２には、バッファ制御部３よ
り、データが読み出されようとするバンクに格納されて
いるデータのデータ量を示す信号が与えられる。そし
て、バンクに格納されているデータ量と計数結果とを比
較することで、読み出し用のバンク内に格納されたデー
タが全て読み出されたか否かを確認し、データが全て読
み出された状態になったとき、バッファ制御部３に対し
てデータが全て読み出された状態であることを示す信号
を送出する。

【００４１】以下に、図５のメモリ制御装置１の動作に
ついて、図６のフローチャートを参照して説明する。ま
ず、バンク制御部３によってバッファ２が制御され、バ
ンク２ａを書き込み用のバンクとするとともに、バンク
２ｂを読み出し用のバンクとする（ＳＴＥＰ４１）。そ
の後、バッファ２に対してＣＰＵ６からデータの書き込
みがあるか否かが判断される（ＳＴＥＰ４２）。

【００４２】このとき、ＣＰＵ６からデータが送出され
ると（Ｙｅｓ）、このデータがバンク２ａに書き込まれ
るとともに、カウンタ３１が１つ計数する。その後、バ
ッファ制御部３は、カウンタ３１よりバンク２ａがメモ
リフルの状態となったことを示す信号が送出されたか否
かが確認される（ＳＴＥＰ４３）。一方、ＳＴＥＰ４２
でＣＰＵ６からのデータの送出がない場合は（Ｎｏ）、
再びＳＴＥＰ４２で、ＣＰＵ６からのデータの書き込み
があるか否かが確認される。

【００４３】ＳＴＥＰ４３でカウンタ３１よりバンク２
ａがメモリフルの状態となったことを示す信号が送出さ
れたとき（Ｙｅｓ）、バンク２ａを読み出し用のバンク
とするとともにバンク２ｂを書き込み用のバンクとする
ように、バッファ制御部３がバンク２ａ，２ｂの切換制
御を行う（ＳＴＥＰ４４）。その後、バッファ制御部３
がカウンタ３１，３２を初期化して（ＳＴＥＰ５０）、
ＳＴＥＰ４２に移行する。このようにＳＴＥＰ４２に移
行すると、バンク２ａを読み出し用のバンクとするとと
もにバンク２ｂを書き込み用のバンクとして、ＳＴＥＰ
４２以降の動作が行われる。

【００４４】一方、ＳＴＥＰ４３でカウンタ３１からの
信号が検出されなかったとき、バッファ制御部３はタイ
マ４が動作開始するように制御する（ＳＴＥＰ４５）。
その後、タイマ４よりバッファ制御部３に対して、所定
時間が経過したことを示す信号が送出されたか否かが判
断される（ＳＴＥＰ４６）。このとき、所定時間が経過
し、タイマ４よりバッファ制御部３に信号が送出される
と（Ｙｅｓ）、バッファ制御部３はタイマ４を初期化し
た後（ＳＴＥＰ４８）、バンク２ａを読み出し用のバン
クとするとともにバンク２ｂを書き込み用のバンクとす
るように、バッファ制御部３がバンク２ａ，２ｂの切換
制御を行う（ＳＴＥＰ４４）。その後、バッファ制御部
３がカウンタ３１，３２を初期化して（ＳＴＥＰ５
０）、ＳＴＥＰ４２に移行する。

【００４５】又、ＳＴＥＰ４６で所定時間が経過してい
ないためタイマ４からの信号が検出されないとき（Ｎ
ｏ）、カウンタ３２よりバンク２ｂ内のデータが全て読
み出されたことを示す信号がバッファ制御部３に送出さ
れたか否かが確認される（ＳＴＥＰ４７）。このとき、
カウンタ３２よりバッファ制御部３に信号が与えられた
場合（Ｙｅｓ）、タイマ４を初期化した後（ＳＴＥＰ４
８）、バンク２ａ，２ｂの切換制御を行う（ＳＴＥＰ４
４）。その後、カウンタ３１，３２を初期化して（ＳＴ
ＥＰ５０）、ＳＴＥＰ４２に移行する。

【００４６】一方、ＳＴＥＰ４７において、バッファ制
御部３がカウンタ３２からの信号が検出されなかった場
合（Ｎｏ）、ＳＴＥＰ４２と同様、ＣＰＵ６からのデー
タの書き込みがあるか否かが判断される（ＳＴＥＰ４
９）。ＣＰＵ６からのデータの書き込みがない場合（Ｎ
ｏ）、再び、ＳＴＥＰ４６に移行して、所定時間が経過
したか否かが判断される。逆に、ＳＴＥＰ４９でデータ
の書き込みがあった場合（Ｙｅｓ）、タイマ４を初期化
した後（ＳＴＥＰ５１）、ＳＴＥＰ４３以降の動作が行
われる。

【００４７】ＳＴＥＰ４４でバンク２ａ，２ｂの動作が
バッファ制御部３によって切り換えられると、この切り
換えられた状態で、上述した制御動作が行われる。そし
て、ＳＴＥＰ４３，４６，４７のそれぞれにおいてＹｅ
ｓとなったときに、バンク２ａ，２ｂの動作がバッファ
制御部３によって切り換えられる。このように、バンク
２ａ，２ｂの動作の切換制御が繰り返し行われる。

【００４８】このように動作させることによって、読み
出し用のバンク内のデータが全て読み出されたとき、書
き込み用のバンクがメモリフルの状態になったとき、
又、書き込み用のバンクにデータが書き込まれてから一
定時間が経過したとき、２つのバンクの動作を切り換え
ることができる。よって、従来のように、書き込み用の
バンクがメモリフルの状態になるまで、この書き込み用
のバンクの読み出し処理が行われないということがなく
なり、処理速度が改善される。

【００４９】＜第３の実施形態＞本発明の第３の実施形
態について、図面を参照して説明する。図７は、本実施
形態のメモリ制御装置の内部構成を示すブロック図であ
る。図８は、図７のメモリ制御装置の動作を示すフロー
チャートである。尚、図７のメモリ制御装置において、
図１のメモリ制御装置と同一の目的で使用する部分につ
いては、同一の符号を付して、その詳細な説明は省略す
る。

【００５０】図８のメモリ制御装置１ａは、ＣＰＵ６で
処理されたデータとこのデータが格納されるメモリ７の
アドレスとが一時的に格納されるとともにメモリ７で処
理される信号単位毎にデータを送出するバス幅変換部１
０と、ＣＰＵ６からデータとともに送出されるアドレス
の連続性を検出する連続性検出部１１と、ＣＰＵ６から
送出されるデータのアドレス位置を検出するアドレス位
置検出部１２と、時間を計測するタイマ１３と、バス幅
切換部１０に格納されたデータを読み出すとともにメモ
リ７への書き込み及び読み出しを行うメモリ制御部５と
を有する。

【００５１】このメモリ制御装置１ａにおいて、例え
ば、ＣＰＵ６からの入力のバス幅が３２ビット（４バイ
ト）であるとともに、メモリ７への出力のバス幅が１２
８ビット（１６バイト）であるとする。即ち、ＣＰＵ６
から送出されるデータの４倍のデータがメモリ７で処理
される。このとき、ＣＰＵ６から送出されるデータとそ
のデータが格納されるメモリ７のアドレスとによって、
３２ビットの信号が構成されてメモリ制御装置１ａに送
出される。又、メモリ制御装置１ａは、このような３２
ビットの信号を４つ以内の連続した信号毎に組み合わせ
て、メモリ７に送出する。

【００５２】又、ＣＰＵ６より送出される３２ビットの
信号内に含まれるアドレスにおいて、その下位４ビット
の値が、“００００”、“０１００”、“１０００”、
“１１００”のいずれかとされ、図９のように、この下
位４ビットの値によって４つの３２ビットの信号の組み
合わせる位置が決定される。即ち、下位４ビットが“０
０００”となる３２ビットの信号の後に下位４ビットが
“０１００”となる３２ビットの信号が、下位４ビット
が“０１００”となる３２ビットの信号の後に下位４ビ
ットが“１０００”となる３２ビットの信号が、下位４
ビットが“１０００”となる３２ビットの信号の後に下
位４ビットが“１１００”となる３２ビットの信号が、
それぞれ配置されるように組み合わされた後、１２８ビ
ットの信号としてメモリ制御部５に出力される。

【００５３】このようにＣＰＵ６から３２ビットの信号
が入力されるとともに、メモリ７に１２８ビットの信号
が出力されるとき、バス幅切換部１０では、４つ以下の
３２ビットの信号を組み合わせてメモリ制御部５に出力
するため、ＣＰＵ６から与えられる３２ビットの信号を
一時的に格納する。又、連続性検出部１１は、ＣＰＵ６
から与えられる３２ビットの信号の下位４ビットと、こ
の信号の前にＣＰＵ６から送出されてバス幅切換部１０
に格納された３２ビットの信号の下位４ビットを比較し
て、連続性を調べる。尚、下位４ビットが“０００
０”、“０１００”、“１０００”、“１１００”とな
る３２ビットの信号の順にＣＰＵ６から信号が送出され
るとき、連続性があるものとする。

【００５４】又、アドレス位置検出部１２は、３２ビッ
トの信号の下位４ビットを“１１００”と比較し、下位
４ビットが“１１００”となる３２ビットの信号がＣＰ
Ｕ６より送出されたことを検出する。更に、タイマ１３
は、バス幅切換部１０に３２ビットの信号が格納されて
からＣＰＵ６より次の信号の入力がなかった場合、時間
計測を開始する。このように、それぞれのブロックが動
作するとき、連続性検出部１１は不連続であることを検
出したとき、アドレス位置検出部１２は下位４ビットが
“１１００”となる３２ビットの信号を検出したとき、
そして、タイマ１３が所定時間経過したことを検出した
とき、それぞれ、バス幅切換部１０に制御信号を与え
て、メモリ制御部５に信号を送出させる。

【００５５】このような構成のメモリ制御装置１ａの動
作について、図８のフローチャートを参照して説明す
る。まず、ＣＰＵ６から３２ビットの信号がメモリ制御
装置１ａに送出されたか否かが判断される（ＳＴＥＰ６
１）。そして、ＣＰＵ６から信号が送出されると（Ｙｅ
ｓ）、この信号がバス幅切換部１０に格納される（ＳＴ
ＥＰ６２）。このとき、１２８ビットの信号に組み合わ
せて出力するとき、図９のような順に並んだ信号が出力
されるように、入力される３２ビットの信号のアドレス
に含まれる下位４ビットの値によって、信号が格納され
る領域が決定される。逆に、ＣＰＵ６から信号が送出さ
れないときは（Ｎｏ）、再び、ＳＴＥＰ６１で、ＣＰＵ
６から３２ビットの信号が送出されたか否かが判断され
る。

【００５６】ＳＴＥＰ６１からＳＴＥＰ６２に移行する
と、次に、ＣＰＵ６から送出された３２ビットの信号が
不連続であることを示す制御信号が、連続性検出部１１
からバス幅切換部１０に与えられたか否かが確認される
（ＳＴＥＰ６３）。このとき、連続性検出部１１から制
御信号がバス幅切換部１０に送出されている場合（Ｙｅ
ｓ）、バス幅切換部１０に格納されている信号とＣＰＵ
６から送出された信号が、メモリ７内で別に処理される
ものと見なせる。

【００５７】よって、このとき、まず、バス幅切換部１
０において、ＣＰＵ６から送出された信号を格納すると
ともに、この信号の前に格納されていたメモリ制御部５
に送出されるように設定される（ＳＴＥＰ６５）。そし
て、送出されるように準備された図９の順に配置される
複数の３２ビットの信号が、バス幅切換部１０からメモ
リ制御部５に送出される（ＳＴＥＰ７１）。

【００５８】即ち、下位４ビットが“００００”となる
３２ビットの信号が格納された後、下位４ビットが“１
０００”又は“１１００”となる３２ビットの信号がＣ
ＰＵ６より送出されると、バス幅切換部１０に格納され
た下位４ビットが“００００”となる３２ビットの信号
がメモリ制御部５に送出されるとともに、下位４ビット
が“１０００”又は“１１００”となる３２ビットの信
号がバス幅切換部１０に格納される。又、下位４ビット
が“０１００”となる３２ビットの信号が格納された
後、下位４ビットが“１１００”となる３２ビットの信
号がＣＰＵ６より送出されると、バス幅切換部１０に格
納された下位４ビットが“０１００”となる３２ビット
の信号までの信号がメモリ制御部５に送出されるととも
に、下位４ビットが“１１００”となる３２ビットの信
号がバス幅切換部１０に格納される。

【００５９】一方、ＳＴＥＰ６３において、連続性検出
部１１からの制御信号が確認されないとき、次に、アド
レス位置検出部１２より、下位４ビットが“１１００”
となる３２ビットの信号が送出されたことを示す制御信
号がバス幅切換部１０に与えられたか否かが確認される
（ＳＴＥＰ６４）。このとき、アドレス位置検出部１２
から制御信号がバス幅切換部１０に送出されている場合
（Ｙｅｓ）、メモリ制御部５に送出する１２８ビットの
信号の最後尾に配置される３２ビットの信号が入力され
たこととなるので、バス幅切換部１０において図９の順
に配置されて格納された複数の３２ビットの信号が、バ
ス幅切換部１０からメモリ制御部５に送出される（ＳＴ
ＥＰ７１）。

【００６０】一方、ＳＴＥＰ６４において、アドレス位
置検出部１２からの制御信号が確認されないとき（Ｎ
ｏ）、ＳＴＥＰ６１と同様、ＣＰＵ６から３２ビットの
信号がメモリ制御装置１ａに送出されたか否かが判断さ
れる（ＳＴＥＰ６６）。このとき、ＣＰＵ６から信号が
されない場合（Ｎｏ）、バス幅切換部１０よりタイマ１
３に信号が与えられて、タイマ１３の動作を開始させる
（ＳＴＥＰ６７）。逆に、ＳＴＥＰ６６において、ＣＰ
Ｕ６から信号がされた場合（Ｙｅｓ）、ＳＴＥＰ６２に
移行して、入力された信号がバス幅切換部１０に格納さ
れた後、ＳＴＥＰ６３以降の動作が行われる。

【００６１】ＳＴＥＰ６６からＳＴＥＰ６７に移行し
て、タイマ１３の時間計測動作を開始させると、タイマ
１３より、所定時間が経過したことを示す制御信号が、
バス幅切換部１０に与えられたか否かが確認される（Ｓ
ＴＥＰ６８）。このとき、タイマ１３から制御信号がバ
ス幅切換部１０に送出されている場合（Ｙｅｓ）、ＣＰ
Ｕ６からメモリ制御装置１に送出する信号が終了したも
のとみなすことができる。よって、タイマ１３が初期化
された後（ＳＴＥＰ７０）、バス幅切換部１０において
図９の順に配置されて格納された複数の３２ビットの信
号が、バス幅切換部１０からメモリ制御部５に送出され
る（ＳＴＥＰ７１）。

【００６２】一方、タイマ１３から制御信号がバス幅切
換部１０に送出されていない場合（Ｎｏ）、ＳＴＥＰ６
１，６６と同様、ＣＰＵ６から３２ビットの信号がメモ
リ制御装置１ａに送出されたか否かが判断される（ＳＴ
ＥＰ６９）。このとき、ＣＰＵ６から信号がされない場
合（Ｎｏ）、ＳＴＥＰ６８に移行して、タイマ１３から
制御信号が送出されたか否かが確認される。逆に、ＳＴ
ＥＰ６９において、ＣＰＵ６から信号がされた場合（Ｙ
ｅｓ）、タイマ１３が初期化された後（ＳＴＥＰ７
２）、ＳＴＥＰ６２以降の動作が行われる。

【００６３】このようにすることで、メモリ７で処理す
る信号単位毎に、メモリ７にデータを書き込むことがで
きるため、メモリ７へのアクセス回数を低減させること
ができる。又、タイマ１３を備えることによって、ＣＰ
Ｕ６から入力されるデータが終了したにもかかわらず、
バス幅切換部１０にデータが格納されているときにも、
所定時間が経過すると、メモリ７への書き込みを行うこ
とができる。

【００６４】＜第４の実施形態＞本発明の第４の実施形
態について、図面を参照して説明する。図１０は、本実
施形態のメモリ制御装置の内部構成を示すブロック図で
ある。尚、図１０のメモリ制御装置において、図５及び
図７のメモリ制御装置と同一の目的で使用する部分につ
いては、同一の符号を付して、その詳細な説明は省略す
る。

【００６５】図１０のメモリ制御装置１ｂは、第２の実
施形態（図５）のメモリ制御装置１と第３の実施形態
（図７）のメモリ制御装置１ａとを組み合わせたもの
で、バッファ２の後段にバス幅切換部１０、連続性検出
部１１、アドレス位置検出部１２が設けられ、バッファ
２内に格納された信号がバス幅切換部１０で一旦格納さ
れた後、メモリ制御部５に与えられるような構成となっ
ている。その他の接続関係は、図５又は図７のメモリ制
御装置１，１ａと同様となる。

【００６６】即ち、ＣＰＵ６から送出されるデータ及び
アドレス（第３の実施形態の３２ビットの信号に相当）
がバッファ２に与えられる。そして、バッファ２はバン
ク２ａ，２ｂによって構成され、このバンク２ａ，２ｂ
のそれぞれに書き込まれるデータ量がカウンタ３１によ
って計数されるとともに、バンク２ａ，２ｂのそれぞれ
から読み出されるデータ量がカウンタ３２によって計数
される。そして、バッファ制御部３がカウンタ３１，３
２及びタイマ４より与えられる信号に応じて、バンク２
ａ，２ｂの動作の切換を行う。尚、この動作の切換につ
いては、第２の実施形態と同様、図６のフローチャート
における動作に基づいて行われるので、その詳細な説明
は省略する。

【００６７】又、バッファ２より送出されるデータ及び
アドレスがバス幅切換部１０に与えられるとともに、こ
の送出されるデータ及びアドレスに応じて連続性検出部
１１及びアドレス位置検出部１２が制御信号をバス幅制
御部１０に与える。この連続性検出部１１及びアドレス
位置検出部１２からの制御信号と、タイマ１３からの制
御信号に応じてバス幅制御信号１０がデータ及びアドレ
スをメモリ制御部５に送出する。尚、このメモリ制御部
５の読み出し動作については、第３の実施形態と同様、
図８のフローチャートにおける動作に基づいて行われる
ので、その詳細な説明は省略する。

【００６８】このようにすることで、ＣＰＵ６から送出
されたデータをバッファ２によって潤滑にバス幅切換部
１０に送出するとともに、バス幅切換部１０に送出され
たデータをメモリ７で処理される信号単位毎にメモリ制
御部５に送出することができる。よって、データの処理
速度を改善するとともに、メモリ７へのアクセス回数を
低減させることができる。

【００６９】尚、本実施形態のメモリ制御装置は、第２
の実施形態及び第３の実施形態のメモリ制御装置を組み
合わせたものとしたが、第２の実施形態のメモリ制御装
置内の各ブロックの代わりに第１の実施形態のメモリ制
御装置内の各ブロックを使用しても構わない。

【００７０】

【発明の効果】本発明のメモリ制御装置によると、デー
タが入力されてから所定時間が経過する間、データが未
入力の状態となったとき、現在データが書き込まれてい
るバッファ内のバンクを読み出し可能な状態とするとと
もに、他のバンクにデータが書き込まれるように、バッ
ファを制御することができる。そのため、従来のよう
に、バンクがメモリフルの状態になるまで読み出しが行
われないということを避けることができ、メモリに書き
込みを行う際の処理速度の改善を図ることができる。
又、本発明のメモリ制御装置によると、メモリにおいて
処理される信号単位毎に、入力される第１信号を組み合
わせて第２信号を生成し、メモリに書き込みを行うこと
ができる。よって、メモリへのアクセス回数を従来に比
べて低減することができるため、結果的に、メモリに書
き込みを行う際の処理速度の改善を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態のメモリ制御装置の内部構成を
示すブロック図。

【図２】バッファ内の構成を示す図。

【図３】図１のメモリ制御装置の動作を示すフローチャ
ート。

【図４】図１のメモリ制御装置の動作を示すフローチャ
ート。

【図５】第２の実施形態のメモリ制御装置の内部構成を
示すブロック図。

【図６】図５のメモリ制御装置の動作を示すフローチャ
ート。

【図７】第３の実施形態のメモリ制御装置の内部構成を
示すブロック図。

【図８】図７のメモリ制御装置の動作を示すフローチャ
ート。

【図９】図７のメモリ制御装置への入力データと、メモ
リ制御装置からの出力データとの関係を示すための図。

【図１０】第４の実施形態のメモリ制御装置の内部構成
を示すブロック図。

【符号の説明】

１メモリ制御装置２バッファ３バッファ制御部４タイマ５メモリ制御部６ＣＰＵ７メモリ１０バス幅切換部１１連続性検出部１２アドレス位置検出部１３タイマ２−１〜２−ｎ，２ａ，２ｂバンク３１，３２カウンタ

Claims

【特許請求の範囲】

【請求項１】データ格納用メモリへのデータの書き込
み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格
納する複数のバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始
するタイマと、前記バッファ内の各バンクに格納されたデータを読み出
して前記メモリへの書き込みを行うとともに、前記メモ
リからのデータの読み出しを行うメモリ制御部と、前記バッファ内の各バンクの動作状態を、書き込みが行
われる書き込み状態及び読み出しが行われる読み出し状
態の２つの状態間で切り換えるバッファ制御部と、を有
し、前記バッファ内の１つのバンクにデータが格納された
後、前記タイマが所定時間が経過したことを検知し、該
所定時間が経過する間、該バンクに対してデータの書き
込みがなかったとき、前記バッファ制御部が、該データ
が格納されたバンクが読み出し可能であると判断すると
ともに、入力されるデータを他の異なるバンクに書き込
むように前記バッファを制御することを特徴とするメモ
リ制御装置。
【請求項２】更に、前記バッファ内の１つのバンクに
データが入力される度に計数を行い、該バンクに格納さ
れたデータ量を検出する第１カウンタを有し、前記バッファ内の１つのバンクがデータで一杯の状態に
なったことを前記第１カウンタが検知したとき、又は、
前記バッファ内の１つのバンクにデータが格納された
後、前記タイマが所定時間が経過したことを検知し、該
所定時間が経過する間、該バンクに対してデータの書き
込みがなかったとき、前記バッファ制御部が、該バンク
が読み出し可能であると判断するとともに、入力される
データを他の異なるバンクに書き込むように前記バッフ
ァを制御することを特徴とする請求項１に記載のメモリ
制御装置。
【請求項３】更に、前記バッファ内の１つのバンクか
らデータが出力される度に計数を行い、該バンクから読
み出されたデータ量を検出する第２カウンタを有し、前記第１カウンタで計数されて得た前記バッファ内のデ
ータの読み出しが行われるバンクのデータ量と、該デー
タが読み出されるバンクから読み出されたデータ量とが
等しくなったことを前記第２カウンタが検知したとき、
前記バッファ制御部が、該データが読み出されるバンク
が書き込み可能であると判断するとともに、他の異なる
バンクからデータを読み出すように前記バッファを制御
することを特徴とする請求項２に記載のメモリ制御装
置。
【請求項４】データ格納用メモリへのデータの書き込
み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格
納する２つのバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始
するタイマと、前記バッファ内の各バンクに格納されたデータを読み出
して前記メモリへの書き込みを行うとともに、前記メモ
リからのデータの読み出しを行うメモリ制御部と、前記バッファ内の一方のバンクにデータが書き込まれる
とき、他方のバンクよりデータが読み出されるように、
前記バッファ内の２つのバンクの動作状態を、書き込み
が行われる書き込み状態及び読み出しが行われる読み出
し状態の２つの状態間で交互に切り換えるバッファ制御
部と、を有し、前記バッファ内の一方のバンクにデータが格納された
後、前記タイマが所定時間が経過したことを検知し、該
所定時間が経過する間、該一方のバンクに対してデータ
の書き込みがなかったとき、前記バッファ制御部が、該
一方のバンクからデータが読み出されるように前記２つ
のバンクの動作を切り換えることを特徴とするメモリ制
御装置。
【請求項５】更に、前記バッファ内の一方のバンクに
データが入力される度に計数を行い、該一方のバンクに
格納されたデータ量を検出する第１カウンタを有し、前記バッファ内の一方のバンクがデータで一杯の状態に
なったことを前記第１カウンタが検知したとき、又は、
該一方のバンクにデータが格納された後、前記タイマが
所定時間が経過したことを検知し、該所定時間が経過す
る間、該一方のバンクに対してデータの書き込みがなか
ったとき、前記バッファ制御部が、該一方のバンクから
データが読み出されるように前記２つのバンクの動作を
切り換えることを特徴とする請求項４に記載のメモリ制
御装置。
【請求項６】更に、前記バッファ内の一方のバンクか
らデータが出力される度に計数を行い、該一方のバンク
から読み出されたデータ量を検出する第２カウンタを有
し、前記第１カウンタで計数されて得た前記バッファ内の一
方のバンクに格納されたデータ量と、該一方のバンクか
ら読み出されたデータ量とが等しくなったことを前記第
２カウンタが検知したとき、前記バッファ制御部が、該
一方のバンクにデータが書き込まれるように前記２つの
バンクの動作を切り換えることを特徴とする請求項５に
記載のメモリ制御装置。
【請求項７】前記バッファに、データとともに該デー
タが格納される前記メモリのアドレスが与えられ、前記
バッファ内に、前記データ及び前記アドレスが一時的に
格納されることを特徴とする請求項１〜請求項６のいず
れかに記載のメモリ制御装置。
【請求項８】データ格納用メモリへのデータの書き込
み及び読み出しを制御するとともに、データが入力され
る入力側のバス幅がｎビット、前記メモリとデータのや
りとりを行う前記メモリ側のバス幅がｋ×ｎビットとな
るメモリ制御装置において、データと該データが格納される前記メモリのアドレスと
で構成されるｎビットの第１信号が与えられ、該第１信
号が一時的に格納された後、複数の前記第１信号を組み
合わせて第２信号を構成し、該第２信号を出力するバス
幅切換部と、前記バス幅切換部より出力される前記第２信号によっ
て、前記第２信号内の複数のデータを前記メモリへ書き
込むとともに、前記メモリからのデータの読み出しを行
うメモリ制御部と、前記バス幅切換部に与えられる前記第１信号を構成する
前記アドレスの所定部分より、前記第１信号が前記第２
信号の最後尾に構成される信号であることを検出するア
ドレス位置検出部と、前記バス幅切換部に与えられる前記第１信号を構成する
前記アドレスが連続したアドレスであるか否かを検出す
る連続性検出部と、前記バス幅切換部に前記第１信号が与えられると時間の
計測を開始する第１タイマと、を有し、前記アドレス位置検出部が前記第２信号の最後尾に構成
される第１信号を検出したとき、又は、前記連続性検出
部が前記バス幅切換部に連続して与えられる複数の前記
第１信号を構成する前記アドレスが不連続であることを
検出したとき、又は、前記第１タイマが所定時間が経過
したことを検知し、該所定時間が経過する間、前記バス
幅切換部に前記第１信号が与えられなかったとき、前記
バス幅切換部より前記メモリ制御部に前記第２信号が出
力されることを特徴とするメモリ制御装置。
【請求項９】前記第１信号を一時格納する複数のバン
クが設けられるとともに、格納された前記第１信号を前
記バス幅切換部に送出するバッファと、前記バッファにデータが与えられると時間の計測を開始
する第２タイマと、前記バッファ内の各バンクの動作状態を、書き込みが行
われる書き込み状態及び読み出しが行われる読み出し状
態の２つの状態間で切り換えるバッファ制御部と、を有
し、前記バッファ内の１つのバンクに前記第１信号が格納さ
れた後、前記第２タイマが所定時間が経過したことを検
知し、該所定時間が経過する間、該バンクに対して第１
信号の書き込みがなかったとき、前記バッファ制御部
が、該バンクが読み出し可能であると判断するととも
に、入力される前記第１信号を他の異なるバンクに書き
込むように前記バッファを制御することを特徴とする請
求項８に記載のメモリ制御装置。
【請求項１０】更に、前記バッファ内の１つのバンク
にデータが入力される度に計数を行い、該バンクに格納
されたデータ量を検出する第１カウンタを有し、前記バッファ内の１つのバンクが前記第１信号で一杯の
状態になったことを前記第１カウンタが検知したとき、
又は、前記バッファ内の１つのバンクに前記第１信号が
格納された後、前記タイマが所定時間が経過したことを
検知し、該所定時間が経過する間、該バンクに対して前
記第１信号の書き込みがなかったとき、前記バッファ制
御部が、該バンクが読み出し可能であると判断するとと
もに、入力されるデータを他の異なるバンクに書き込む
ように前記バッファを制御することを特徴とする請求項
９に記載のメモリ制御装置。
【請求項１１】更に、前記バッファ内の１つのバンク
から前記第１信号が出力される度に計数を行い、該バン
クから読み出されたデータ量を検出する第２カウンタを
有し、前記第１カウンタで計数されて得た前記バッファ内の前
記第１信号が読み出されるバンクのデータ量と、該バン
クから読み出されたデータ量とが等しくなったことを前
記第２カウンタが検知したとき、前記バッファ制御部
が、該バンクが書き込み可能であると判断するととも
に、他の異なるバンクから前記第１信号を読み出すよう
に前記バッファを制御することを特徴とする請求項１０
に記載のメモリ制御装置。
【請求項１２】前記第１信号を一時格納する２つのバ
ンクが設けられたバッファと、前記バッファに前記第１信号が与えられると時間の計測
を開始する第２タイマと、前記バッファ内の一方のバンクに前記第１信号が書き込
まれるとき、他方のバンクより前記第１信号が読み出さ
れるように、前記バッファ内の２つのバンクの動作状態
を、書き込みが行われる書き込み状態及び読み出しが行
われる読み出し状態の２つの状態間で交互に切り換える
バッファ制御部と、を有し、前記バッファ内の一方のバンクに前記第１信号が格納さ
れた後、前記第２タイマが所定時間が経過したことを検
知し、該所定時間が経過する間、該一方のバンクに対し
て前記第１信号の書き込みがなかったとき、前記バッフ
ァ制御部が、該一方のバンクから前記第１信号が読み出
されるように前記２つのバンクの動作を切り換えること
を特徴とする請求項８に記載のメモリ制御装置。
【請求項１３】更に、前記バッファ内の一方のバンク
に前記第１信号が入力される度に計数を行い、該一方の
バンクに格納されたデータ量を検出する第１カウンタを
有し、前記バッファ内の一方のバンクが前記第１信号で一杯の
状態になったことを前記第１カウンタが検知したとき、
又は、該一方のバンクに前記第１信号が格納された後、
前記第２タイマが所定時間が経過したことを検知し、該
所定時間が経過する間、該一方のバンクに対して前記第
１信号の書き込みがなかったとき、前記バッファ制御部
が、該一方のバンクから前記第１信号が読み出されるよ
うに前記２つのバンクの動作を切り換えることを特徴と
する請求項１２に記載のメモリ制御装置。
【請求項１４】更に、前記バッファ内の一方のバンク
から前記第１信号が出力される度に計数を行い、該一方
のバンクから読み出されたデータ量を検出する第２カウ
ンタを有し、前記第１カウンタで計数されて得た前記バッファ内の一
方のバンクに格納されたデータ量と、該一方のバンクか
ら読み出されたデータ量とが等しくなったことを前記第
２カウンタが検知したとき、前記バッファ制御部が、該
一方のバンクに前記第１信号が書き込まれるように前記
２つのバンクの動作を切り換えることを特徴とする請求
項１３に記載のメモリ制御装置。