JPS61294865A - 電荷結合型半導体装置 - Google Patents
電荷結合型半導体装置Info
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- JPS61294865A JPS61294865A JP60136509A JP13650985A JPS61294865A JP S61294865 A JPS61294865 A JP S61294865A JP 60136509 A JP60136509 A JP 60136509A JP 13650985 A JP13650985 A JP 13650985A JP S61294865 A JPS61294865 A JP S61294865A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/91—Controlling charging state at semiconductor-insulator interface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、半導体層上に絶縁層を介して転送電極が設け
られている電荷結合型半導体装置に関するものである。
られている電荷結合型半導体装置に関するものである。
口、従来技術
電荷結合型半導体装置としては、チャネル形成場所によ
る分類では表６面チャネル型ＣＯＤ（Ｃｈａｒｇｅ Ｃ
ｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）と埋込みチャネル型
ＣＣＤとが知られ、また転送信号による分類では単相式
、２相弐等が存在している。これらのＣＯＤはいずれも
、簡単なＭ ＯＳ （Ｍｅｔａｌ ＯｘｉｄｅＳ ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造で自己走査機能と記憶機
能とを併せ持つ機能素子であり、盪像デバイス、アナロ
グ遅延素子、ディジタルフィルタ等に適用されている。
る分類では表６面チャネル型ＣＯＤ（Ｃｈａｒｇｅ Ｃ
ｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）と埋込みチャネル型
ＣＣＤとが知られ、また転送信号による分類では単相式
、２相弐等が存在している。これらのＣＯＤはいずれも
、簡単なＭ ＯＳ （Ｍｅｔａｌ ＯｘｉｄｅＳ ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造で自己走査機能と記憶機
能とを併せ持つ機能素子であり、盪像デバイス、アナロ
グ遅延素子、ディジタルフィルタ等に適用されている。
ＣＯＤのうち埋込みチャネル型ＣＣＤは、表面チャネル
型ＣＯＤに比べて電荷の転送がシリコン基板中の一定の
深さ位置で行われるため、シリコン基板とこの表面のＳ
ｉＯ□膜との界面の影響が少なく、電荷転送効率及び暗
電流（Ｄ ａｒｋ Ｃｕｒｒｅｎ ｔ）が少ないとされ
ている。
型ＣＯＤに比べて電荷の転送がシリコン基板中の一定の
深さ位置で行われるため、シリコン基板とこの表面のＳ
ｉＯ□膜との界面の影響が少なく、電荷転送効率及び暗
電流（Ｄ ａｒｋ Ｃｕｒｒｅｎ ｔ）が少ないとされ
ている。
しかしながら、従来のＣＣＤは、上記した型式のいずれ
においても暗電流が依然として多く、しかも埋込み型゛
のものでも実用レベルまで暗電流が減少していないのが
実情である。この対策として、シリコン基板に結晶欠陥
を生せしめること等によるシリコン基板ゲッタリング（
Ｉ ｎｔｒｉｎｓｉｃＧｅｔｔｅｒｉｎｇ）や、重金属
ドーピング等による外部ゲッタリング（Ｅｘｔｒｉｎｓ
ｉｃ Ｇｅｔｔｅｒｉｎｇ）等の技術を駆使した暗電
流低減の試みがなされているが、その効果は未だ不十分
である。
においても暗電流が依然として多く、しかも埋込み型゛
のものでも実用レベルまで暗電流が減少していないのが
実情である。この対策として、シリコン基板に結晶欠陥
を生せしめること等によるシリコン基板ゲッタリング（
Ｉ ｎｔｒｉｎｓｉｃＧｅｔｔｅｒｉｎｇ）や、重金属
ドーピング等による外部ゲッタリング（Ｅｘｔｒｉｎｓ
ｉｃ Ｇｅｔｔｅｒｉｎｇ）等の技術を駆使した暗電
流低減の試みがなされているが、その効果は未だ不十分
である。
このように従来のＣＯＤでは、暗電流が減少しないため
に、例えば撮像デバイスとして使用した場合にコントラ
ストや色調等が劣化してしまい、高画質を得るための大
きな障害となっている。
に、例えば撮像デバイスとして使用した場合にコントラ
ストや色調等が劣化してしまい、高画質を得るための大
きな障害となっている。
ハ１発明の目的
本発明の目的は、暗電流を十分に減少させた電荷結合型
半導体装置を提供することにある。
半導体装置を提供することにある。
二８発明の構成及びその作用効果
即ち、本発明は、半導体層上に絶縁層を介して転送電極
が設けられている電荷結合型半導体装置において、前記
半導体層と前記絶縁層との界面に存在する界面準位を低
減させる処理が、前記界面の少なくとも一部に施されて
いることを特徴とする電荷結合型半導体装置に係るもの
である。
が設けられている電荷結合型半導体装置において、前記
半導体層と前記絶縁層との界面に存在する界面準位を低
減させる処理が、前記界面の少なくとも一部に施されて
いることを特徴とする電荷結合型半導体装置に係るもの
である。
本発明者は、本発明に到達する過程で、次の如き極めて
重要な事実を見出した。つまり、本発明者は、例えばＣ
ＣＤのシリコン基板とこの表面のＳ ｉ Ｏ，膜との界
面における界面準位と暗電流との間に相関関係があるこ
とをつき止め、界面準位を低減させることによって暗電
流を減少させ、特性を大きく向上させ得ることを見出し
たのである。
重要な事実を見出した。つまり、本発明者は、例えばＣ
ＣＤのシリコン基板とこの表面のＳ ｉ Ｏ，膜との界
面における界面準位と暗電流との間に相関関係があるこ
とをつき止め、界面準位を低減させることによって暗電
流を減少させ、特性を大きく向上させ得ることを見出し
たのである。
これは、従来のゲッタリング技術とは根本的に異なる事
実に基く画期的な認識である。本発明は、この認識に立
脚して、上記した界面、特に少なくとも転送電極位置で
の界面に対して、後述する如き界面準位低減処理を積極
的に施し、上記した目的を達成せんとするものである。
実に基く画期的な認識である。本発明は、この認識に立
脚して、上記した界面、特に少なくとも転送電極位置で
の界面に対して、後述する如き界面準位低減処理を積極
的に施し、上記した目的を達成せんとするものである。
ホ、実施例
以下、本発明の実施例を図面について詳細に説明する。
まず、ＣＯＤにおける暗電流を減少させるための界面準
位低減処理の例を第１図〜第６図について説明する。
位低減処理の例を第１図〜第６図について説明する。
第１図の例によれば、第１Ａ図のように、シリコン基板
１上に、絶縁層としてのＳ ｉ Ｏ２膜２を熱酸化技術
等により通常の厚さに形成し、更にＣＶＤ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法
で不純物ドープド低抵抗ポリシリコン層３を被着させる
。このポリシリコン層はフォトエツチングでストライブ
状にパターニングして、転送電極（又は相電極）に加工
する。この時点では既に（具体的にはＳｉＯ□膜２の形
成時点で）、シリコン基板１とＳｉｎ、膜２との界面に
はＸ印で模式的に示す界面準位が全面に多数発生してい
る。
１上に、絶縁層としてのＳ ｉ Ｏ２膜２を熱酸化技術
等により通常の厚さに形成し、更にＣＶＤ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法
で不純物ドープド低抵抗ポリシリコン層３を被着させる
。このポリシリコン層はフォトエツチングでストライブ
状にパターニングして、転送電極（又は相電極）に加工
する。この時点では既に（具体的にはＳｉＯ□膜２の形
成時点で）、シリコン基板１とＳｉｎ、膜２との界面に
はＸ印で模式的に示す界面準位が全面に多数発生してい
る。
そこで、第１Ａ図に示す断面構造のＣＯＤ回路の形成後
に、プラズマＣＶＤ技術により第１Ｂ図のように窒化シ
リコン膜（特にＳｉ、Ｎ４膜）４を被着させると、意外
にも上記界面単位が大幅に減少することが判明した。
に、プラズマＣＶＤ技術により第１Ｂ図のように窒化シ
リコン膜（特にＳｉ、Ｎ４膜）４を被着させると、意外
にも上記界面単位が大幅に減少することが判明した。
このプラズマＣＶＤに際しては、例えば５ｉＨａガスと
ＮＨ，ガスとを約（１： ６）の割合でシリコン基板上
に供給しながら、約６００Ｗの高周波電力、２．ＯＴｏ
ｒｒの圧力下で反応ガスをプラズマ状態となし、プラズ
マナイトライドを析出させる。
ＮＨ，ガスとを約（１： ６）の割合でシリコン基板上
に供給しながら、約６００Ｗの高周波電力、２．ＯＴｏ
ｒｒの圧力下で反応ガスをプラズマ状態となし、プラズ
マナイトライドを析出させる。
このとき、反応ガス中には多量の水素イオン（Ｈｌ）が
含まれていて、この水素イオンが窒化シリコン膜４中に
高濃度に（Ｉ ＸＩＯ”／ｃＪ以上）とり込まれる。そ
して、この水素イオンが下地のポリシリコン層３、Ｓ
ｉ Ｏを膜２を通して、シリコン基板１とＳ ｉ Ｏｔ
膜２との界面に移動し、上記した界面準位を形成してい
るシリコンのダングリングボンド（界面に存在するシリ
コンの切れた結合手）と結びつくことによって、界面準
位が大きく減少するものと考えられる。実際には、後述
のチャージ−ボンピング（Ｃｈａｒｇｅ −Ｐ ｕｍｐ
ｉｎｇ）法での測定によれば、界面準位が１０％以下と
なることが分っている。
含まれていて、この水素イオンが窒化シリコン膜４中に
高濃度に（Ｉ ＸＩＯ”／ｃＪ以上）とり込まれる。そ
して、この水素イオンが下地のポリシリコン層３、Ｓ
ｉ Ｏを膜２を通して、シリコン基板１とＳ ｉ Ｏｔ
膜２との界面に移動し、上記した界面準位を形成してい
るシリコンのダングリングボンド（界面に存在するシリ
コンの切れた結合手）と結びつくことによって、界面準
位が大きく減少するものと考えられる。実際には、後述
のチャージ−ボンピング（Ｃｈａｒｇｅ −Ｐ ｕｍｐ
ｉｎｇ）法での測定によれば、界面準位が１０％以下と
なることが分っている。
このように、プラズマナイトライドによる界面準位低減
処理を行なった後は、第１Ｃ図のように窒化シリコン膜
４をエツチングで除去するのが望ましい。即ち、仮に窒
化シリコン膜４を残したままでは、特に撮像素子として
望ましくない結果を招く。例えばＳｉ、Ｎ４は屈折率が
約２．０であって青色光を吸収してしまい、撮像性能を
劣化させるからである。
処理を行なった後は、第１Ｃ図のように窒化シリコン膜
４をエツチングで除去するのが望ましい。即ち、仮に窒
化シリコン膜４を残したままでは、特に撮像素子として
望ましくない結果を招く。例えばＳｉ、Ｎ４は屈折率が
約２．０であって青色光を吸収してしまい、撮像性能を
劣化させるからである。
上記した界面準位を測定するチャージ−ポンピング法を
説明すると、この方法は、電子−ホールの再結合による
基板電流を測定することによって５ｉ−３ｉＯｚの界面
準位の値を求めることができるものである。例えば、第
１図で述べたと同様の処理を５ｉＳｉＯｚの界面に施し
たＭＯ３構造の試料を作成し、この試料においてソース
及びドレイン領域に共通のバイアス電圧（ＶＳｄ＞Ｑ）
を印加し、かつゲートにはＶｇ＞Ｖｓｄのバイアス電圧
（Ｖｇ ）を印加してゲート下のシリコン表面に電子を
集める。そして、Ｖｇ＜Ｏに切換えて、シリコン基板中
にあるホールを前記電子と再結合させ、この際に流れる
基板電流（再結合電流）を測定する。この基板電流の値
が少ない程、再結合される電子の数、即ち５ｉ−５ｉＯ
２の界面準位が少ないことになる。このチャージ−ボン
ピング法による測定の結果、第１図に述べたプラズマナ
イトライドによる処理で、３ｉ−３ｉＯ２の界面準位が
１／２以下に低減することが確認された。
説明すると、この方法は、電子−ホールの再結合による
基板電流を測定することによって５ｉ−３ｉＯｚの界面
準位の値を求めることができるものである。例えば、第
１図で述べたと同様の処理を５ｉＳｉＯｚの界面に施し
たＭＯ３構造の試料を作成し、この試料においてソース
及びドレイン領域に共通のバイアス電圧（ＶＳｄ＞Ｑ）
を印加し、かつゲートにはＶｇ＞Ｖｓｄのバイアス電圧
（Ｖｇ ）を印加してゲート下のシリコン表面に電子を
集める。そして、Ｖｇ＜Ｏに切換えて、シリコン基板中
にあるホールを前記電子と再結合させ、この際に流れる
基板電流（再結合電流）を測定する。この基板電流の値
が少ない程、再結合される電子の数、即ち５ｉ−５ｉＯ
２の界面準位が少ないことになる。このチャージ−ボン
ピング法による測定の結果、第１図に述べたプラズマナ
イトライドによる処理で、３ｉ−３ｉＯ２の界面準位が
１／２以下に低減することが確認された。
また界面トラップ密度の量は、約９０％も減少すること
が確認されている。
が確認されている。
そして、ＣＯＤとしての暗電流は１／２以下に減少する
ことが分ったが、これは、上記した如くに界面準位が１
０％以下に低減したことと良く対応している。従って、
本実施例のようにして界面準位を低減させれば、これに
対応して暗電流を大幅に減少させることが可能となるの
である。なお、暗電流の測定は、ＣＯＤを遮光した状態
でオシロスコープにより出力電流を測定することによっ
て行なう。
ことが分ったが、これは、上記した如くに界面準位が１
０％以下に低減したことと良く対応している。従って、
本実施例のようにして界面準位を低減させれば、これに
対応して暗電流を大幅に減少させることが可能となるの
である。なお、暗電流の測定は、ＣＯＤを遮光した状態
でオシロスコープにより出力電流を測定することによっ
て行なう。
第２図は、ナイトライドによる処理を局部的に行なう例
を示すものである。
を示すものである。
第２Ａ図は、Ｓｉｎ、膜２上の転送電極３が一定間隔を
置いて配列された状態を示し、第１Ａ図における断面方
向とは直交する方向での断面に相当する。そして、表面
全体にはＣＶＤによる５ｉａＮ４膜４を被着する。
置いて配列された状態を示し、第１Ａ図における断面方
向とは直交する方向での断面に相当する。そして、表面
全体にはＣＶＤによる５ｉａＮ４膜４を被着する。
次に第２Ｂ図のように、全面にマスク材となる例えばフ
ォトレジストを被着した後にエツチングでパターニング
して、転送電極３の領域上にのみマスク５を選択的に残
す。
ォトレジストを被着した後にエツチングでパターニング
して、転送電極３の領域上にのみマスク５を選択的に残
す。
次に第２Ｃ図のように、マスク５を用いてエツチングし
、マスク５のない領域の窒化シリコン膜４を選択的に除
去する。この結果、転送電極３には、同じパターンで窒
化シリコン膜４が残される。
、マスク５のない領域の窒化シリコン膜４を選択的に除
去する。この結果、転送電極３には、同じパターンで窒
化シリコン膜４が残される。
次にＮ２中で４５０℃でアニールするとＨｆ（水素イオ
ン）が熱で逃げようとするが、窒化シリコン膜４のある
領域ではＨ“の逃散が抑えられる。
ン）が熱で逃げようとするが、窒化シリコン膜４のある
領域ではＨ“の逃散が抑えられる。
従って同領域下では、水素イオンがシリコン基板１−３
ｉＯ□膜２の界面へ十分に移動することができ、同領域
（即ち、転送電極３）下は上述したと同様の理由で界面
準位が大幅に低減する。なお、この処理後は、窒化シリ
コン膜４を第２Ｄ図のようにエツチングで除去する。
ｉＯ□膜２の界面へ十分に移動することができ、同領域
（即ち、転送電極３）下は上述したと同様の理由で界面
準位が大幅に低減する。なお、この処理後は、窒化シリ
コン膜４を第２Ｄ図のようにエツチングで除去する。
このように、マスク５の使用によって、５ｉ−３ｉ Ｏ
，の界面の一部をナイトライドで選択的に処理すること
ができるので、本例によれば、特に界面状態による暗電
流の影響が問題となる転送電極３の位置に対して選択的
に界面準位低減処理を施すことができる。
，の界面の一部をナイトライドで選択的に処理すること
ができるので、本例によれば、特に界面状態による暗電
流の影響が問題となる転送電極３の位置に対して選択的
に界面準位低減処理を施すことができる。
第３図は、他の方法によって界面準位を低減させる処理
例を示すものである。
例を示すものである。
第３Ａ図のように、シリコン基板１上にゲートＳｉＯ□
膜２を形成すると、シリコン基板１とＳｉｎｇ膜２との
界面には多数の界面準位が生じている。
膜２を形成すると、シリコン基板１とＳｉｎｇ膜２との
界面には多数の界面準位が生じている。
次に第３Ｂ図のように、シリコン基板１をＨｅ“等の不
活性ガスイオン又は中性ガスイオン、或いはシランガス
等のプラズマイオン中に置き、かつ一定の高周波電力（
例えば、５インチスライス１枚当り１００〜２００Ｗの
ＲＦパワー）をかけると、ガス中のＨ＋イオン等のプラ
ズマガス６が上記ＲＦパワーによってエネルギー的に賦
活化され、５ｉＯｚ膜２を通してシリコン基板１との界
面にまで侵入し、同界面でのトラップセンター（再結合
準位）に結合し、界面準位を大きく低減させる。
活性ガスイオン又は中性ガスイオン、或いはシランガス
等のプラズマイオン中に置き、かつ一定の高周波電力（
例えば、５インチスライス１枚当り１００〜２００Ｗの
ＲＦパワー）をかけると、ガス中のＨ＋イオン等のプラ
ズマガス６が上記ＲＦパワーによってエネルギー的に賦
活化され、５ｉＯｚ膜２を通してシリコン基板１との界
面にまで侵入し、同界面でのトラップセンター（再結合
準位）に結合し、界面準位を大きく低減させる。
即ち、界面準位（トラップ密度）が約２０％〜３０％低
減されることが確認されている。
減されることが確認されている。
第３Ｃ図は、上記の如き界面準位低減処理後に、５ｉ０
２膜２上にポリシリコン転送電極３を設けて回路を構成
した状態を示す。
２膜２上にポリシリコン転送電極３を設けて回路を構成
した状態を示す。
第４図は、第３図で述べた処理を局部的に、特に転送電
極位置にのみ施す例を示すものである。
極位置にのみ施す例を示すものである。
即ち、第４図のようにｓ ｔ Ｏ！膜膜上上、転送電極
位置以外をマスク７で覆い、プラズマ中のＨ士イオン６
を作用させてマスク７のない領域のＳｉＳ ｉＯｚ界面
の界面準位を選択的に低減させる。
位置以外をマスク７で覆い、プラズマ中のＨ士イオン６
を作用させてマスク７のない領域のＳｉＳ ｉＯｚ界面
の界面準位を選択的に低減させる。
マスク７を除去した後、界面準位の低減した領域上に、
ポリシリコン転送電極を形成する。
ポリシリコン転送電極を形成する。
第５図は、更に他の界面準位低減処理の例を示す。
この例によれば、第５Ａ図のようにシリコン基板１上に
Ｓｉｎ、膜２を形成した後、アルミニウム層８を真空蒸
着法等で全面に被着する。
Ｓｉｎ、膜２を形成した後、アルミニウム層８を真空蒸
着法等で全面に被着する。
次に、４００〜５００℃と低温で、例えば４５０℃で所
定時間アニールを行なうと、第５Ｂ図のようにシリコン
基板１−３ｉＯ，膜２の界面での界面準位が大きく減少
する。即ち、界面準位（トラップ密度）が約３０〜６０
％低減されることが確認されている。
定時間アニールを行なうと、第５Ｂ図のようにシリコン
基板１−３ｉＯ，膜２の界面での界面準位が大きく減少
する。即ち、界面準位（トラップ密度）が約３０〜６０
％低減されることが確認されている。
このように界面準位が低減される理由は、上記４００〜
５００℃でのアニールにより、層８中のＡｌ原子がＳ
ｉ Ｏｔ膜２のＳｔ原子と多少合金化し、これに伴なっ
てＡｌ原子の拡散が始まり、Ａｌ−３ｉＯｚ（層８−２
）間において原子の再編成が生じ、そのストレスが５ｉ
−３ｉＯ□の界面準位を低減させるように作用するから
であると考えられる。但し、アニール温度が低すぎると
効果がなく、また高すぎてもＡｊ？が溶融したり、Ａｊ
！−３ｉの合金が生成してしまうので、アニール温度は
４００〜５００℃とするのが望ましい。
５００℃でのアニールにより、層８中のＡｌ原子がＳ
ｉ Ｏｔ膜２のＳｔ原子と多少合金化し、これに伴なっ
てＡｌ原子の拡散が始まり、Ａｌ−３ｉＯｚ（層８−２
）間において原子の再編成が生じ、そのストレスが５ｉ
−３ｉＯ□の界面準位を低減させるように作用するから
であると考えられる。但し、アニール温度が低すぎると
効果がなく、また高すぎてもＡｊ？が溶融したり、Ａｊ
！−３ｉの合金が生成してしまうので、アニール温度は
４００〜５００℃とするのが望ましい。
なお、この界面準位低減処理後は、Ａｉ層８をエツチン
グ除去して上述した如きポリシリコン転送電極をＳｉｎ
、膜２上に形成する。但し、この例でも、選択的に界面
準位低減処理を行なうときは、第６図のようにアルミニ
ウム層８を選択的に設けた状態で上記のアニール処理を
行なえばよい。
グ除去して上述した如きポリシリコン転送電極をＳｉｎ
、膜２上に形成する。但し、この例でも、選択的に界面
準位低減処理を行なうときは、第６図のようにアルミニ
ウム層８を選択的に設けた状態で上記のアニール処理を
行なえばよい。
また、ＣＯＤとして撮像部以外の、例えば蓄積部に用い
る素子の場合には、上記した転送電極は必ずしもポリシ
リコン等の光学的に透明な材料で形成しなくてもよいか
ら、第６図の場合で言えばアルミニウム層８を上記処理
後にそのままＳｉｎ。
る素子の場合には、上記した転送電極は必ずしもポリシ
リコン等の光学的に透明な材料で形成しなくてもよいか
ら、第６図の場合で言えばアルミニウム層８を上記処理
後にそのままＳｉｎ。
膜２上に転送電極として残すことができる。この場合、
撮像部では、アルミニウムによる上記した処理を同時に
行ない、しかる後にアルミニウムを除去後にポリシリコ
ン転送電極を設けることができる。
撮像部では、アルミニウムによる上記した処理を同時に
行ない、しかる後にアルミニウムを除去後にポリシリコ
ン転送電極を設けることができる。
次に、本発明を適用したＣＯＤとして、埋込みチャネル
型ＣＣＤを第７図〜第１１図について具体的に説明する
。
型ＣＣＤを第７図〜第１１図について具体的に説明する
。
第７図はフレームトランスファー型撮像デバイスの一般
的なレイアウトを示し、撮像部３０に隣接して蓄積部３
１が配され、シリアルレジスタ部２２からの信号が増幅
部２３へ送られる。
的なレイアウトを示し、撮像部３０に隣接して蓄積部３
１が配され、シリアルレジスタ部２２からの信号が増幅
部２３へ送られる。
第８図及び第９図は、ヴアーチャルフエイズ（Ｖ １ｒ
ｔｕａｌ Ｐ ｈａｓｅ） ＣＣＤと称される単相式
デバイスの撮像部の一部分を示すものである。
ｔｕａｌ Ｐ ｈａｓｅ） ＣＣＤと称される単相式
デバイスの撮像部の一部分を示すものである。
この撮像部では、例えばＰ型シリコン基板１０に設けた
Ｎ型９９３７層１１に、Ｐ−型半導体領域１２とこれに
連設されたＰ型半導体領域１３とが形成され、これによ
って折曲パターン状の仮想電極部１４が構成されている
（なお、図中の１５はＰ中型チャネルストッパ領域であ
る）。仮想電極部１４は、不純物濃度の異なる両頭域１
２及び１３で構成されるが、夫々に対応した固定電位を
シリコン層１１中に形成するものである。また、Ｎ型９
９３７層１１上のＳｉＯ□膜２上には、上述した如きポ
リシリコン転送電極３と、アンチプルーミング電極１６
とが上記の仮想電極部１４のない領域上にて交互に設け
られている。アンチプルーミング電極１６は過剰のキャ
リアを吸収するために設けられるが、転送電極３と同様
の不純物ドープドポリシリコンによって同じ工程で形成
されてよい。
Ｎ型９９３７層１１に、Ｐ−型半導体領域１２とこれに
連設されたＰ型半導体領域１３とが形成され、これによ
って折曲パターン状の仮想電極部１４が構成されている
（なお、図中の１５はＰ中型チャネルストッパ領域であ
る）。仮想電極部１４は、不純物濃度の異なる両頭域１
２及び１３で構成されるが、夫々に対応した固定電位を
シリコン層１１中に形成するものである。また、Ｎ型９
９３７層１１上のＳｉＯ□膜２上には、上述した如きポ
リシリコン転送電極３と、アンチプルーミング電極１６
とが上記の仮想電極部１４のない領域上にて交互に設け
られている。アンチプルーミング電極１６は過剰のキャ
リアを吸収するために設けられるが、転送電極３と同様
の不純物ドープドポリシリコンによって同じ工程で形成
されてよい。
このように構成された撮像部において、本発明に基き、
アンチプルーミング電極１６の領域を除く転送電極３及
び仮想電極部１４（領域１２及び１３）の領域でのシリ
コン層１１とＳｔｏｗ膜２との界面に、上述した如き界
面準位低減処理が選択的に施されている。この処理領域
１７は第８図では理解容易のために斜線で示されている
。なお、この処理領域は転送電極３下のみであってもよ
い。
アンチプルーミング電極１６の領域を除く転送電極３及
び仮想電極部１４（領域１２及び１３）の領域でのシリ
コン層１１とＳｔｏｗ膜２との界面に、上述した如き界
面準位低減処理が選択的に施されている。この処理領域
１７は第８図では理解容易のために斜線で示されている
。なお、この処理領域は転送電極３下のみであってもよ
い。
このヴアーチャルフェイズＣＣＤの動作を第１０図で説
明すると、まず↑最像時（光照射時）には、転送電極３
にはクロックパルス（Ｖｃｌ）を与えず、その直下のシ
リコン表面電位を“Ｌ”レベルに固定しておく。今、シ
リコン層１１中を多数キャリアとしての電子を矢印１８
方向へ転送する場合を考えると、撮像時に仮想電極部１
３の位置に存在する電子ｅは、クロックパルス（Ｖａｂ
ｇ ）によりアンチブルーミング電極１６下の表面電位
がハイレベル−ロウレベル間で交互に切換えられる際、
その一部分が矢印１９で示す如くにハイレベルに捕獲さ
れる。
明すると、まず↑最像時（光照射時）には、転送電極３
にはクロックパルス（Ｖｃｌ）を与えず、その直下のシ
リコン表面電位を“Ｌ”レベルに固定しておく。今、シ
リコン層１１中を多数キャリアとしての電子を矢印１８
方向へ転送する場合を考えると、撮像時に仮想電極部１
３の位置に存在する電子ｅは、クロックパルス（Ｖａｂ
ｇ ）によりアンチブルーミング電極１６下の表面電位
がハイレベル−ロウレベル間で交互に切換えられる際、
その一部分が矢印１９で示す如くにハイレベルに捕獲さ
れる。
そして、次にロウレベルに切換ねったときに、光照射で
生じたホール■と再結合せしめられて消滅する。これに
よって過剰の電子がアンチブルーミング電極１６下にて
消滅（吸収）せしめられ、過剰キャリアによる弊害（特
に撮像管におけるハレーション）を防止することができ
る。次に、キャリア転送時は、アンチブルーミング電極
１６下の表面電位を破線２０で示すレベルに固定し、か
つ転送電極３にはハイレベル“Ｈ”とロウレベル“Ｌ″
とを交互に切換えるクロック電圧（Ｖｃｌ）を印加する
と、キャリアとしての電子は破線２１で示すように転送
電極３下へ転送されじＨ”レベル時）、次の“Ｌ”レベ
ル時に更に図面左方向へ転送される。なお、転送電極３
下の表面電位がステップ状となっていることが重要であ
るが、これは表面の不純物濃度を異ならせることによっ
て実現できる。
生じたホール■と再結合せしめられて消滅する。これに
よって過剰の電子がアンチブルーミング電極１６下にて
消滅（吸収）せしめられ、過剰キャリアによる弊害（特
に撮像管におけるハレーション）を防止することができ
る。次に、キャリア転送時は、アンチブルーミング電極
１６下の表面電位を破線２０で示すレベルに固定し、か
つ転送電極３にはハイレベル“Ｈ”とロウレベル“Ｌ″
とを交互に切換えるクロック電圧（Ｖｃｌ）を印加する
と、キャリアとしての電子は破線２１で示すように転送
電極３下へ転送されじＨ”レベル時）、次の“Ｌ”レベ
ル時に更に図面左方向へ転送される。なお、転送電極３
下の表面電位がステップ状となっていることが重要であ
るが、これは表面の不純物濃度を異ならせることによっ
て実現できる。
上記した如くにして、撮像部においては、撮像とキャリ
アの転送とを行なうが、特に転送電極３及び仮想電極部
１４における５ｉ−３ｉＯ２の界面準位が予め低減され
ているので、光の非照射時（或いはキャリア転送時）に
キャリアが界面準位を通してリークする暗電流が大幅に
減少する。従って、例えば被写体の像に忠実に対応した
信号を良好に取出すことができる。
アの転送とを行なうが、特に転送電極３及び仮想電極部
１４における５ｉ−３ｉＯ２の界面準位が予め低減され
ているので、光の非照射時（或いはキャリア転送時）に
キャリアが界面準位を通してリークする暗電流が大幅に
減少する。従って、例えば被写体の像に忠実に対応した
信号を良好に取出すことができる。
なお、上記した蓄積部１１（第７図）は、第１１図に示
す如き構造からなっていてよい。即ち、第９図に示す撮
像部に比べ、アンチブルーミング電極１６を設けないこ
と以外は同一である。但し、転送電極は上記のようにポ
リシリコンで形成してもよいが、アルミニウム等の金属
電極８であってよい。
す如き構造からなっていてよい。即ち、第９図に示す撮
像部に比べ、アンチブルーミング電極１６を設けないこ
と以外は同一である。但し、転送電極は上記のようにポ
リシリコンで形成してもよいが、アルミニウム等の金属
電極８であってよい。
特にアルミニウムで形成する場合には、第６図で述べた
ようにアルミニウム電極８を形成後にアニール処理を施
し、その電極直下のみの５ｉ−３ｉＯｚ界面準位を選択
的に低減させることが可能であり、この処理後はそのま
ま転送電極として残せるから製造面で有利である。
ようにアルミニウム電極８を形成後にアニール処理を施
し、その電極直下のみの５ｉ−３ｉＯｚ界面準位を選択
的に低減させることが可能であり、この処理後はそのま
ま転送電極として残せるから製造面で有利である。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
上述した界面準位の低減処理は、ＣＣＤにおいて暗電流
が問題となる領域には少なくとも施す必要がある。但し
、適用するＣＣＤの種類によっては、全面に同処理を施
すことができる。また、界面準位を低減させる方法は上
述したものに限られることはない。例えば、第３図の例
において、第３Ａ図のＳｉＯ，膜２をＣＶＤ技術で形成
する場合、水素リッチの条件下でＳｉＯ，膜を堆積させ
れば、水素によって５ｉ−３ｉＯ，界面のＳｉのダング
リングボンドを埋め、界面準位を減少させることができ
る。上述した各層、各層の材質も変更してよく、半導体
の導電型、キャリアの極性も変換してよい。また、上述
の例では、単相式のＣＣＤについて主として述べたが、
本発明は２相式、３相弐等の他の駆動方式や、埋込み型
以外の表面チャネル型にも勿論適用可能である。
が問題となる領域には少なくとも施す必要がある。但し
、適用するＣＣＤの種類によっては、全面に同処理を施
すことができる。また、界面準位を低減させる方法は上
述したものに限られることはない。例えば、第３図の例
において、第３Ａ図のＳｉＯ，膜２をＣＶＤ技術で形成
する場合、水素リッチの条件下でＳｉＯ，膜を堆積させ
れば、水素によって５ｉ−３ｉＯ，界面のＳｉのダング
リングボンドを埋め、界面準位を減少させることができ
る。上述した各層、各層の材質も変更してよく、半導体
の導電型、キャリアの極性も変換してよい。また、上述
の例では、単相式のＣＣＤについて主として述べたが、
本発明は２相式、３相弐等の他の駆動方式や、埋込み型
以外の表面チャネル型にも勿論適用可能である。
図面は本発明の実施例を示すものであって、第１Ａ図、
第１Ｂ図及び第１Ｃ図は第１の実施例によるＣＣＤの製
造プロセスを示す各断面図、第３Ａ図、第３Ｂ図及び第
３Ｃ図は第３の実施例によるＣＣＤの製造プロセスを示
す各断面図、第４図は第４の実施例によるＣＣＤの製造
の一段階を示す断面図、 第５Ａ図及び第５Ｂ図は第５の実施例によるＣＯＤの製
造プロセスを示す各断面図、第６図は第６の実施例によ
るＣＣＤの製造の一段階を示す断面図、 第７図はＣＣＤ撮像デバイスのレイアウト図、第８図は
同デバイスの撮像部の要部拡大平面図、第９図は第８図
のＩＸ−ＩＸ線断面図、第１０図は同撮像部の動作を説
明する第９図と同様の断面図 第１１図は蓄積部の要部断面図 である。 なお、図面に示す符号において、 １．１０・・・・シリコン基板 ２ ・・・・Ｓｉｎ、膜 ３ ・・・・ポリシリコン層又は転送電極４ ・・
・・プラズマナイトライド膜６ ・・・・水素イオン ８ ・・・・アルミニウム層又は転送電極１２
・・・・Ｐ−型半導体領域 ゛１３ ・・・・Ｐ型半導体領域 １４ ・・・・仮想電極部 １６ ・・・・アンチブルーミング電極１７
・・・・界面準位低減処理領域３０ ・・・・撮像
部 ３１ ・・・・蓄積部 である。 代理人 弁理士 逢 坂 宏 第１Ａ図 第１Ｂ図 第１Ｃ図 第２Ａ図 第２Ｂ図 第２Ｃ図 第２Ｄ図 第４図 第５Ａ図 第５Ｂ図 第６図 第８図 第９図 一一一−１７−−− −一−１７−− 座−１７第１１
図
第１Ｂ図及び第１Ｃ図は第１の実施例によるＣＣＤの製
造プロセスを示す各断面図、第３Ａ図、第３Ｂ図及び第
３Ｃ図は第３の実施例によるＣＣＤの製造プロセスを示
す各断面図、第４図は第４の実施例によるＣＣＤの製造
の一段階を示す断面図、 第５Ａ図及び第５Ｂ図は第５の実施例によるＣＯＤの製
造プロセスを示す各断面図、第６図は第６の実施例によ
るＣＣＤの製造の一段階を示す断面図、 第７図はＣＣＤ撮像デバイスのレイアウト図、第８図は
同デバイスの撮像部の要部拡大平面図、第９図は第８図
のＩＸ−ＩＸ線断面図、第１０図は同撮像部の動作を説
明する第９図と同様の断面図 第１１図は蓄積部の要部断面図 である。 なお、図面に示す符号において、 １．１０・・・・シリコン基板 ２ ・・・・Ｓｉｎ、膜 ３ ・・・・ポリシリコン層又は転送電極４ ・・
・・プラズマナイトライド膜６ ・・・・水素イオン ８ ・・・・アルミニウム層又は転送電極１２
・・・・Ｐ−型半導体領域 ゛１３ ・・・・Ｐ型半導体領域 １４ ・・・・仮想電極部 １６ ・・・・アンチブルーミング電極１７
・・・・界面準位低減処理領域３０ ・・・・撮像
部 ３１ ・・・・蓄積部 である。 代理人 弁理士 逢 坂 宏 第１Ａ図 第１Ｂ図 第１Ｃ図 第２Ａ図 第２Ｂ図 第２Ｃ図 第２Ｄ図 第４図 第５Ａ図 第５Ｂ図 第６図 第８図 第９図 一一一−１７−−− −一−１７−− 座−１７第１１
図
Claims (1)
- １、半導体層上に絶縁層を介して転送電極が設けられて
いる電荷結合型半導体装置において、前記半導体層と前
記絶縁層との界面に存在する界面準位を低減させる処理
が、前記界面の少なくとも一部に施されていることを特
徴とする電荷結合型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136509A JP2724702B2 (ja) | 1985-06-21 | 1985-06-21 | 電荷結合型半導体装置の製造方法 |
| US07/112,354 US4806498A (en) | 1985-06-21 | 1987-10-22 | Semiconductor charge-coupled device and process of fabrication thereof |
| US07/240,394 US4872043A (en) | 1985-06-21 | 1988-08-29 | Charge coupled device with reduced surface state at semiconductor-insulator interface |
| US07/331,701 US4952523A (en) | 1985-06-21 | 1989-03-31 | Process for fabricating charge-coupled device with reduced surface state at semiconductor-insulator interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136509A JP2724702B2 (ja) | 1985-06-21 | 1985-06-21 | 電荷結合型半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211286A Division JP3020147B2 (ja) | 1997-07-22 | 1997-07-22 | 電荷結合型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294865A true JPS61294865A (ja) | 1986-12-25 |
| JP2724702B2 JP2724702B2 (ja) | 1998-03-09 |
Family
ID=15176828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136509A Expired - Fee Related JP2724702B2 (ja) | 1985-06-21 | 1985-06-21 | 電荷結合型半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4872043A (ja) |
| JP (1) | JP2724702B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399063B1 (ko) * | 2000-12-30 | 2003-09-26 | 주식회사 하이닉스반도체 | 암전류를 감소시킬 수 있는 이미지 센서 제조 방법 |
| JP2006190846A (ja) * | 2005-01-06 | 2006-07-20 | Matsushita Electric Works Ltd | 光検出素子、光検出素子の制御方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701528A (nl) * | 1987-06-30 | 1989-01-16 | Philips Nv | Halfgeleiderinrichting voozien van een ladingsoverdrachtinrichting. |
| US5114833A (en) * | 1988-08-29 | 1992-05-19 | Eastman Kodak Company | Charge-coupled device and process of making the device |
| US5330924A (en) * | 1993-11-19 | 1994-07-19 | United Microelectronics Corporation | Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology |
| US5764288A (en) * | 1995-01-06 | 1998-06-09 | Integrated Data Systems, Inc. | Analog processing element (APE) and related devices |
| JPH1070123A (ja) * | 1996-06-17 | 1998-03-10 | Siemens Ag | 表面状態の不動態化を容易にする層を有する装置構造 |
| US6559007B1 (en) * | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
| US6544908B1 (en) * | 2000-08-30 | 2003-04-08 | Micron Technology, Inc. | Ammonia gas passivation on nitride encapsulated devices |
| US7265397B1 (en) * | 2000-08-30 | 2007-09-04 | Sarnoff Corporation | CCD imager constructed with CMOS fabrication techniques and back illuminated imager with improved light capture |
| US6603181B2 (en) * | 2001-01-16 | 2003-08-05 | International Business Machines Corporation | MOS device having a passivated semiconductor-dielectric interface |
| US7474045B2 (en) * | 2002-05-17 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having TFT with radiation-absorbing film |
| JP2004061751A (ja) * | 2002-07-26 | 2004-02-26 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| CN201009716Y (zh) * | 2006-11-21 | 2008-01-23 | 周大陆 | 汽车防晒专用套 |
| TWI348730B (en) * | 2007-07-17 | 2011-09-11 | Ind Tech Res Inst | Method of fabricating polysilicon film |
| US9431455B2 (en) | 2014-11-09 | 2016-08-30 | Tower Semiconductor, Ltd. | Back-end processing using low-moisture content oxide cap layer |
| US9379194B2 (en) | 2014-11-09 | 2016-06-28 | Tower Semiconductor Ltd. | Floating gate NVM with low-moisture-content oxide cap layer |
| FR3098343B1 (fr) * | 2019-07-01 | 2021-06-04 | Commissariat Energie Atomique | Procédé de passivation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618475A (en) * | 1979-07-23 | 1981-02-21 | Toshiba Corp | Charge storage type semiconductor device and manufacture thereof |
| JPS6028247A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE792589A (fr) * | 1971-10-06 | 1973-03-30 | Ibm | Procede d'obtention de structures semiconductrices par implantation d'ions |
| US4290187A (en) * | 1973-10-12 | 1981-09-22 | Siemens Aktiengesellschaft | Method of making charge-coupled arrangement in the two-phase technique |
| US4210922A (en) * | 1975-11-28 | 1980-07-01 | U.S. Philips Corporation | Charge coupled imaging device having selective wavelength sensitivity |
| GB1596184A (en) * | 1976-11-27 | 1981-08-19 | Fujitsu Ltd | Method of manufacturing semiconductor devices |
| JPS5375862A (en) * | 1976-12-17 | 1978-07-05 | Fuji Electric Co Ltd | Surface stabilization method of semiconductor |
| JPS542070A (en) * | 1977-06-07 | 1979-01-09 | Toshiba Corp | Manufacture for semiconductor element |
| JPS5420676A (en) * | 1977-07-15 | 1979-02-16 | Mitsubishi Electric Corp | Production of semiconductor heat-sensitive switching elements |
| US4240843A (en) * | 1978-05-23 | 1980-12-23 | Western Electric Company, Inc. | Forming self-guarded p-n junctions by epitaxial regrowth of amorphous regions using selective radiation annealing |
| JPS5518064A (en) * | 1978-07-26 | 1980-02-07 | Sony Corp | Charge trsnsfer device |
| EP0023656B1 (en) * | 1979-07-23 | 1984-05-09 | Kabushiki Kaisha Toshiba | Charge storage type semiconductor device |
| DE2932569C2 (de) * | 1979-08-10 | 1983-04-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen |
| NL8000998A (nl) * | 1980-02-19 | 1981-09-16 | Philips Nv | Vaste stof opneemcamera met een halfgeleidende photogevoelige trefplaat. |
| US4392011A (en) * | 1980-04-30 | 1983-07-05 | Rca Corporation | Solar cell structure incorporating a novel single crystal silicon material |
| US4447272A (en) * | 1982-11-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating MNOS structures utilizing hydrogen ion implantation |
| GB2140202A (en) * | 1983-05-16 | 1984-11-21 | Philips Electronic Associated | Methods of manufacturing semiconductor devices |
| US4679212A (en) * | 1984-07-31 | 1987-07-07 | Texas Instruments Incorporated | Method and apparatus for using surface trap recombination in solid state imaging devices |
| JPS61294866A (ja) * | 1985-06-21 | 1986-12-25 | Nippon Texas Instr Kk | 電荷結合型半導体装置 |
-
1985
- 1985-06-21 JP JP60136509A patent/JP2724702B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-29 US US07/240,394 patent/US4872043A/en not_active Expired - Lifetime
-
1989
- 1989-03-31 US US07/331,701 patent/US4952523A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618475A (en) * | 1979-07-23 | 1981-02-21 | Toshiba Corp | Charge storage type semiconductor device and manufacture thereof |
| JPS6028247A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399063B1 (ko) * | 2000-12-30 | 2003-09-26 | 주식회사 하이닉스반도체 | 암전류를 감소시킬 수 있는 이미지 센서 제조 방법 |
| JP2006190846A (ja) * | 2005-01-06 | 2006-07-20 | Matsushita Electric Works Ltd | 光検出素子、光検出素子の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2724702B2 (ja) | 1998-03-09 |
| US4872043A (en) | 1989-10-03 |
| US4952523A (en) | 1990-08-28 |
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