JPS61294688A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関するもので、例えば、
パラレルに読み出された複数ビットからなるデータ信号
をシリアルに出力する機能を持つ半導体記憶装置に利用
して有効な技術に関するものである。

〔背景技術〕

例えば、ダイナミック型ＲＡＭ　（ランダム・アクセス
・メモリ）においては、１ビツトの単位でアクセスする
方式の他、ニブルモードと呼ばれるアクセス方式が提案
されている（例えば、■日立、製作所が、昭和５８年９
月に発行した「日立ＩＣメモリデータブック」のＰ、３
０７〜Ｐ、３２０参照）、このニブルモードは、例えば
、カラムアドレスストロープ信号ＣＡＳに同期して動作
するシフトレジスタ又はバイナリカウンタの計数出力に
より形成された選択信号によって、４ビツトのデータ信
号をシリアルに出力させる。

このようなシリアル出力方式にあうでは、次のような欠
点の有するものであることが本願発明者の研究によって
見い出された。すなわち、その読み出し順序が上記シフ
トレジスタ又はカウンタ回路の動作により一義的に決定
されるため、例えば、最初に第２ビツト目のデータを読
み出して、次に第１ビツト目のデータを取り出したい場
合、上記シフトレジスタにあっては２ビツト分のシフト
動作、カウンタ回路にありでは、２ビツトの計数動作（
ダミーサイクル）を行った後に、上記目的の第１ビツト
目のデータが出力されることになる。

このようにシフトレジスタ又はカウンタ回路の動作と逆
方向の読み出しに長時間を費やすことになってしまう。

〔発明の目的〕

この発明の目的は、シルアルな連＠読み出し動作の多機
能化を図った半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、パラレルに読み出された複数ビットのデータ
信号をマスタースライス方式によってそのビット数が変
更されるシフトレジスタ又は選択的にシフト方向が変更
される双方向シフトレジスタのシフト動作に従ってシリ
アルに出力させるものである。

〔実施例１〕 第１図には、この発明の一実施例の要部ブロック図が示
されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリブロックＭＢＩ〜ＭＢ４から構成さ
れる。上記４つのメモリブロックＭＢＩ〜ＭＢ４は、そ
のうちの１つのメモリブロックＭＢＩが代表として例示
的に示されているように、ダイナミック型メモリセルＭ
Ｃがマトリマスタ配置されたメモリアレイＭＡＲＹが設
けられる。メモリアレイＭＡＲＹは、横方向に配置され
た相補データ線Ｄ１．Ｄ１等と、縦方向に配置されたワ
ード線Ｗ１．Ｗ２等の交点に、図示しないがアドレス選
択用のＭＯＳＦＥＴと、情報保持用のキャパシタからな
るダイナミック型メモリセルＭＣが配置される。メモリ
アレイＭＡＲＹの相補データ線ＤＩ、ＤＩは、ランチ形
態にされた差動増＠ＭＯ５ＦＥＴにより構成されたセン
スアンプＳＡの入出力ノードが結合されている。このセ
ンスアンプＳＡは、それが動作状態にされることによっ
て、ワード線の選択動作によって相補データ線Ｄｉ、Ｄ
１等に現れたメモリセルＭＣの微少読み出し信号の増幅
を行う、上記相補データ線ＤＩ。

Ｄｌ等は、カラムスイッチＭＯ５ＦＥＴＱ７．Ｑ８を介
して共通データ線に結合される。この共通データ線に得
られた読み出し信号は、メインアンプＭＡＬによって増
幅される。

上記メモリアレイＭＡＲＹのワード線は、図示しない外
部端子から供給されたＸアドレス信号を受けるアドレス
バッファの出力信号を解読して、１つのワード線の選択
信号を形成するＸアドレスデコーダＸＤＣＲによって選
択される。すなわち、このＸアドレスデコーダＸ０ＣＲ
は、アドレスバッファから送出された内部相補アドレス
信号を受けるゲート回路からなる単位回路によって構成
される。この単位回路の出力信号は、対応するスイフチ
ＭＯ３ＦＥＴＱＩ、Ｑ２等のゲートに伝えられる。これ
らのスイッチＭＯ３ＦＥＴＱＩ、Ｑ２等のうち、上記単
位回路の出力信号に応じてオン状態にされた１つのスイ
ッチＭＯ３ＦＥＴを介してワード線選択タイミング信号
φＸがワード線に伝えられる。このような動作によって
、ワード線の選択動作が行われる。Ｙアドレスデコーダ
ＹＤＣＲも、上記類似の単位回路により構成され、上記
カラムスイッチＭＯ５ＦＥＴＱ？、Ｑ８等のゲートには
、上記単位回路の出力信号が伝えられる。

特に制限されないが、上記ＹアドレスデコーダＹＤＣＨ
の出力信号は、他のメモリブロックＭ８２〜ＭＢ４の対
応するカラムスイッチＭＯ３ＦＥＴのゲートにも共通に
供給される。

上記メモリブロックＭＢＩ〜ＭＢ４における各メインア
ンプの出力信号は、出力回路ＤＯＢを介してシリアルに
外部端子Ｄｏｕｔへ送出される。この出力回路ＤＯＢの
シリアル出力動作を実現するため、シフトレジスタＳＲ
が設けられる。このシフトレジスタＳＲは、特に制限さ
れないが、カラムアドレスストロープ信号ＣＡ　Ｓに従
ってシフト動作を行うとともに、所定のアドレス信号Ａ
ＸｉとＡＹｌに従ってその初期値が設定される。

第２図には、４ビツトのデータ信号をシリアルに出力さ
せるニブルモードを実現する上記出力回路ＤＯＢとシフ
トレジスタＳＲの一実施例の回路図が示されている。

第１図における４つのメモリブロックＭＢＩ〜ＭＢ４に
設けられた各メインアンプＭＡＬ〜ＭＡ４からの増幅出
力信号は、それぞれ次の出力回路ＯＢ１〜０８４の入力
端子に供給されろ、同図では、代表として出力回路ＯＢ
ＩとＯＢ４とが代表として示されている。

出力回路ＯＢＩば、タイミング信号φｏｐｌが供給され
る端子と回路の接地電位点との間に、ブシェプル形態の
ＭＯＳＦＥＴＱＩＯ，Ｑｌｌ及びＱｌ２、Ｑｌ３が設け
られる。これらのＭＯ３ＦＥＴＱＩＯ〜Ｑ１３のゲート
には、上記メインアンプＭＡＬの出力端子から送出され
る相補データ信号が交差的に供給される。上記ＭＯ３Ｆ
ＥＴＱＬ０とＱｌｌ及びＭＯ３ＦＥＴＱＩ　２とＱｌ３
の接続点から得られた信号は、次のブシェプル形態の出
力ＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５のゲートに供給され
る。すわなち、ＭＯ３ＦＥＴＱＩ　ＯとＱｌｌの接続点
の信号は、接地電位側の出力ＭＯ５ＦＥＴＱ１５のゲー
トに供給される。上記ＭＯ３ＦＥＴＱ１２とＱｌ３の接
続点の信号は、電源電圧Ｖｃｅ側の出力ＭＯＳＦＥＴＱ
１４のゲートに供給される。残りの出力回路ＯＢ２〜Ｏ
Ｂ４も上記類似の回路により構成される。上記出力ＭＯ
３ＦＥＴの出力端子は共通化されて、言い換えるならば
、ワイヤードオア構成とされて１つの出力端子Ｄｏｕｔ
に接続される。上記各出力回路ＯＢＩ〜ＯＢ４に供給さ
れるタイミング信号φｏｐｌ〜φｏｐ４は、次のシフト
レジスタにより形成されたタイミング信号に基づいて形
成される。

シフトレジスタＳＲは、４個のフリップフロップ回路Ｆ
１〜Ｆ４がリング状に縦列接続されて構成される。これ
らのフリップフロップ回路Ｆ１〜Ｆ４のクロック端子に
は、内部カラムアドレスストロープ信号ＣＡＳがクロッ
ク信号として供給される。また、アドレス信号ＡＹＩと
ＡＸｉとを受けるデコーダ回路ＤＥＣの出力信号がそれ
ぞれ初期値として入力される。上記デコーダ回路ＤＥＣ
は、特に制限されないが、上記アドレス信号ＡＹｌを下
位ビットとし、アドレス信号ＡＸＬを上位ビットとする
２ビツトの信号を解読して、択一的に論理“１”の信号
を形成して、対応する１個のフリップフロップ回路に論
理“１”セットし、残り３個のフリップフロップ回路に
論理“０”をセットする０例えば、アドレス信号ＡＹｌ
とＡＸｉが其にロウレベル（論理“０”）なら、フリッ
プフロップ回路Ｆ１に論理“１”がセットされ、アドレ
ス信号ＡＹｉがハイレベルでＡＸｉがロウレベルなら、
フリップフロップ回路Ｆ２に論理“１”がセットされる
。これにより、シフトレジスタＳＲは、上記論理“１”
の信号を上記ＣＡＳ信号に同期して、Ｆ　１−Ｆ　２−
Ｆ　３−Ｆ　４又はＦ２−Ｆ３−Ｆ４−Ｆｌのようにシ
フトアップさせるものである。

駆動回路ＤＲＶは、上記シフトレジスタＳＲの各段のビ
ット信号を受けて、これを増幅して上記タイミング信号
φｏｐｌ〜φｏｐ４を形成する。これによって、上記メ
インアンプＭＡＩ〜ＭＡ４の増幅出力信号をそれぞれの
出力ＭＯＳ　Ｆ　ＥＴに選択的に伝える駆動回路が択一
的に動作させられるので、上記タイミング信号φｏｐｌ
〜φＯｐ４、言い換えるならば、シフトレジスタＳＲの
シフト動作に同期してシリアルなデータ信号の出力動作
が行われる。なお、タイミング信号φｏｐｌ〜φｏｐ４
のうちロウレベルにされたタイミング信号が供給される
駆動回路は、非動作状態にされ、その出力を共にロウレ
ベルにする。これによって、再出力ＭＯＳＦＥＴは共に
オフ状態にされるからその出力がハイインピーダンス状
態にされる。

上記シフトレジスタＳＲを構成する４個のフリップフロ
ップ回路Ｆ１〜Ｆ４間をリング状に縦列接続させる信号
線は、アルミニュウム配線によって形成され、従来のよ
うな４ビツトからなるニブルモードを実現する場合、マ
スタースライス方式によって上記第２図のような結線が
行われる。

なお、書き込み動作にあっても、上記タイミング信号φ
ｏｐｌ〜φｏｐ４によって選択的に動作状態にされる図
示しないデータ入力回路が設けられることによって実現
される。

第３図には、２ビツトの双方向ニブルモードを実現する
ための回路図が示されている。

この実施例では、上記第２図に示した同じ各回路のうち
のシフトレジスタを構成するフリップフロップ回路Ｆ１
とＦ２及びＦ３とＦ４は、それぞれリング状に縦列形態
に接続される。この結線は、マスタースラス方式による
アルミニュウム配線の変更によって実現される。他の回
路構成は、上記第２図のそれと全く同じであるので、そ
の説明を省略する。この実施例においも、上記アドレス
信号ＡＹｉとＡ）ｌによって、その初期値が設定される
０例えば、アドレス信号ＡＹＬとＡＸｉが共にロウレベ
ルなら、フリッププロップ回路Ｆ１に初期値として論理
“１”が、フリップフロップ回路Ｆ２〜Ｆ４には、初期
値として論理“０”がそれぞれ設定される。このような
アドレス設定においは、ＣＡＳ信号に同期して、論理１
１”の信号がＦｌ−Ｆ２にシフトされるので、メモリブ
ロックＭＢＩとＭＢ２の記憶情報がシリアルに読み出さ
れる。また、アドレス信号ＡＹｉがハイレベルでアドレ
ス信号ＡＸｌがロウレベルなら、フリップフロップ回路
Ｆ２に初期値として論理＠１″が、フリップフロ７１回
路Ｆ１とＦ３．Ｆ４には、初期値として論理“０”がそ
れぞれ設定される。このようなアドレス設定においは、
上記の場合とは逆にＣＡＳ信号に同期して、論理“１′
″の信号がＦ２−Ｆｌにシフトされるので、メモリブロ
ックＭＢ２とＭＢＩの記憶清報がシリアルに読み出され
る。

また、アドレス信号ＡＹｉがロウレベルでアドレス信号
ＡＸｉがハイレベルなら、フリップフロップ回路Ｆ３に
初期値として論理“工”が、フリップフロップ回路Ｆｌ
、Ｆ２及びＦ４には、初期値として論理″Ｏ”がそれぞ
れ設定される。このようなアドレス設定においは、ＣＡ
Ｓ信号に同期して、論理′″１”の信号がＦ３−Ｆ４に
シフトされるので、メモリブロックＭＢ３とＭＢ４の記
憶情報がシリアルに読み出される。また、アドレス信号
ＡＹｉとＡＸｉが共にハイレベルなら、７１Ｊツブフロ
ップ回路Ｆ４に初期値として論理“１″が、フリップフ
ロップ回路Ｆ１〜Ｆ３には、初期値として論理“０”が
それぞれ設定される。このようなアドレス設定においは
、上記の場合とは逆にＣＡＳ信号に同期して、論理“１
”の信号がＦ４−Ｆ３にシフトされるので、メモリブロ
ックＭＢ４とＭＢ３の記憶情報かう・リアルに読み出さ
れる。以上の動作から明らかなように、アドレス設定に
応じて、２ビツトのデータ信号を順方向又は逆方向に読
み出すことができる。

なお、書き込み動作にあっても、上記タイミング信号φ
ｏｐｌ〜φｏｐ４によって選択的に動作状態にされる図
示しないデータ入力回路が設けられることによって実現
される。

〔実施例２〕 第４図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、回路的に双方向のシリアル読み出し動
作を実現するものである。

この実施例では、前記実施例のようなアルミニュウム配
線の変更に代え、シフトレジスタを構成するフリップフ
ロップ回路Ｆ１〜Ｆ４は、それぞれ伝送ゲートＭＯ３Ｆ
ＥＴＱ２２〜Ｑ２９を介してリング状に縦列形態に接続
される。上記ＭＯ３ＦＥＴＱ２２〜Ｑ２９のうち、ＭＯ
３ＦＥＴＱ２３、Ｑ２５．Ｑ２７及びＱ２９は、フリッ
プフロップ回路Ｆ１→Ｆ２→Ｆ３−Ｆ４−Ｆｌの方向に
信号を伝達する信号径路を構成する。これに対して、Ｍ
Ｏ３ＦＥＴＱ２２．Ｑ２８．Ｑ２６及びＱ２４は、上記
の場合とは逆にフリップフロップ回路Ｆｌ−Ｆ４→Ｆ３
−Ｆ２−Ｆｌの方向に信号を伝達する信号径路を構成す
る。

これらのＭＯ３ＦＥＴＱ２３．Ｑ２５．Ｑ２７及びＱ２
９のゲートには、特に制限されないが、デコーダ回路Ｄ
ＥＣに供給されるＹ系の反転アドレス信号ａｙｉが供給
される。また、他のＭＯ３ＦＥＴ２２．Ｑ２４．Ｑ２６
及びＱ２Ｂのゲートには、デコーダ回路ＤＥＣに供給さ
れるＹ系の非反転アドレス信号ａｙＬが供給される。

他の回路構成は、前記第２図、第３図の実施例回路のそ
れと同じであるので、その説明を省略する。ただし、デ
コーダ回路ＤＥＣは、その構成が後述のようなデコード
信号を形成する。

この実施例において、例えば、アドレス信号ＡＹｉとＡ
Ｘｉが共にロウレベルなら、フリップフロップ回路Ｆ１
に初期値として論理“１”が、フリップフロップ回路Ｆ
２〜Ｆ４には、初期値として論理“０”がそれぞれ設定
きれる。上記アドレス信号ＡＹｌのロウレベルによって
、反転のアドレス信号ａｙｌがハイレベルにされるので
、ＭＯ５ＦＥＴＱ２３．Ｑ２５．Ｑ２７及びＱ２９がオ
ン状態にされる。したがって、このようなアドレス設定
においは、ＣＡＳ信号に同期して、論理“１′″の信号
がＦ　１−Ｆ　２−Ｆ　３−Ｆ　４にシフトされるので
、メモリブロックＭＢＩ−→ＭＢ２−ＭＢ３−ＭＢ４の
順に記憶情報がシリアルに読み出される。また、アドレ
ス信号ＡＹｉがハイレベルでアドレス信号ＡＸｉが共に
ロウレベルなら、フリップフロップ回路Ｆ２に初期値と
して論理“１″が、フリップフロップ回路Ｆ１とＦ３．
Ｆ４には、初期値として論理“０”がそ些ぞれ設定され
る。

上記アドレス信号ＡＹＩのハイレベルによって、非反転
のアドレス信号ａｙｌがハイレベルにサレるので、ＭＯ
３ＦＥＴＱ２２．Ｑ２４．Ｑ２６及びＱ２Ｂがオン状態
にされる。したがって、このようなアドレス設定におい
は、上記の場合とは逆にＣＡＳ信号に同期して、論理“
１１の信号がＦ２−Ｆ　１−Ｆ　４−Ｆ　３にシフトさ
れる。これに応じて、メモリブロックＭＢ２から逆方向
のシリアル読み出しが行われる。

また、アドレス信号ＡＹｉがロウレベルでアドレス信号
ＡＸＩがハイレベルなら、フリップフロップ回路Ｆ３に
初期値として論理＠１”が、フリップフロップ回路Ｆ１
．Ｆ２及びＦ４には、初期値として論理１０”がそれぞ
れ設定される。この場合には、上記アドレス信号ＡＹＥ
のロウレベルによって、ＭＯ３ＦＥＴＱ２３．Ｑ２５．
Ｑ２７及びＱ２９がオン状態にされる。このようなアド
レス設定においは、ＣＡＳ信号に同期して、論理“１”
の信号がＦ３→Ｆ４−Ｆｌ−Ｆ２の順にシフトされるの
で、メモリブロックＭＢ３から順方向にシリアル読み出
しが行われる。また、アドレス信号ＡＹｉとＡＸｉが共
にハイレベルなら、フリップフロップ回路Ｆ４に初期値
として論理“１”が、フリップフロップ回路Ｆ１〜Ｆ３
には、初期値として論理“０″がそれぞれ設定される。

このようなアドレス設定においは、アドレス信号ＡＹｉ
のハイレベルによって上記の場合とは逆にＭＯ３ＦＥＴ
Ｑ２２．Ｑ２４．Ｑ２６及びＱ２８がオン状態にされる
ので、ＣＡＳ信号に同期して、論理“１”の信号がＦ　
４−Ｆ　３−Ｆ　２−Ｆ　１の順にシフトされるので、
メモリブロックＭＢ４から逆方向にシリアル読み出しが
行われる。

以上の動作から明らかなように、アドレス設定に応じて
、Ｙ系のアドレス信号ＡＹｉがロウレベルなら順方向に
、ハイレベルなら逆方向のシリアル読み出しが行われる
。そして、２ビツトのニブルモードにあっては、上記初
期設定に応じて、Ｆｌ−Ｆ２又はＦ２−Ｆｌ、Ｆ３−Ｆ
４又はＦ４−Ｆ３のシフト動作を選択することができる
。これによって、前記第３図に示した実施例回路と等価
の動作を実現できる。また、上記順序で４ビツトのシリ
アル読み出し動作も実現できることは言うまでも無いで
あろう。

なお、書き込み動作にあっても、上記シフトレジスタＳ
Ｒの動作に従って形成されるタイミング信号φｏｐｌ〜
φｏｐ４によって選択的に動作状態にされる図示しない
データ入力回路が設けられることによって実現される。

以上の第３図又は第４ｒｉｇＪの実施例回路による２ビ
ツトの双方向ニブルモードを備えたダイナミック型ＲＡ
Ｍにあっては、例えば、高速コンピュータシステムにお
けるメモリ装置として、上記ニブルモードを利用して、
２組のメモリ装置によって単位メモリ装置を構成し、一
方がアドレス設定を行っている間に他方から２ビツトの
信号を外部データバス上に読み出すという動作を交互に
行うことによって、見かけ上２倍め速度でしかも読み出
し順序に制約を受けることな（メモリアクセスを行うこ
とができる。このことは、４ビツトのニブルモードでも
実現できるが、４組のメモリ装置によって単位メモリ装
置が構成される結果、記憶容量の増設に際して、４倍ず
つメモリ容量が増大してしまうので無駄が大きくなると
いう欠点が生じることの他、その読み出し順序が一義的
に制約されてしまう。

〔効　果〕

（１）マスタースライス方式による極めて簡単なシフト
レジスタの結線の変更によって、４／２ビツトのニブル
モードのうちの１つを選択でき、上記２ビツトのニブル
モードでは、その読み出し順序に何等制約を受けること
が無いという効果が得られる。

（２）シフトレジスタを構成するフリップフロップ回路
間に双方向に選択的に信号を伝達する伝送ゲートを設け
て、これを外部アドレス信号に従って制御させることに
より、一定の規則のもとで双方向のシリアルアクセスを
行うことができるという効果が得られる。

（３）上記（１）、　（２）により、使い易いシリアル
出力機能を持つ半導体記憶装置を得ることができるとい
う効果が得られる。

（４）上記（１）又は（２）によって、双方向の２ビツ
トからなるニブルモードを実現できるから、２組のメモ
リ装置によって単位メモリ装置を構成し、そのアドレシ
ッグ動作とデータ入出力動作を交互に行わせることによ
って、実質的に２倍の高速度でのメモリアクセスを実現
でき、しかも４倍づつとメモリ容量の設定が効率良く行
えるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、出力回路の具
体的回路構成は、論理ゲート回路の組み合わせによって
、前記シフトレジスタからの出力信号によって選択され
たもののみが動作状態にされるトライステート出力回路
を用いるものであってもよい、すなわち、タイミング信
号に従ってその不動作期間には出力が／％イインピーダ
ンス状態にされ、動作期間にはメインアンプからの信号
を出力端子へ送出させるものであれば何であってもよい
、また、上記シフトレジスタのシフト動作を行わせるク
ロック信号としては、カラムアドレスストロープ信号Ｃ
ＡＳを用いる場合、その変化タイミングに形成された１
シツフトパルスを用いるもの、或いは外部端子から上記
クロック信号を供給するもの等種々の実施形態を採るこ
とができるものである。また、８個のメモリアレイＭＡ
ＲＹを設けて、最大８ビツトのデータをシリアルに出力
するバイトモードを基本として、これを２ビツトつづに
振り分けるものであってもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるダイナミンク型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、スタティック型ＲＡＭ、ＲＯＭ　（
リード・オンリー・メモリ）等であっても、この発明を
通用することによって、複数ビットのデータを選択的に
双方向にシリアルに読み出させる機能を持つ半導体記憶
装置を構成できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す要部ブロック図、 第２図は、その４ビツトシリアル動作を実現する出力回
路とシフトレジスタの一実施例を示す回路図、 第３図は、その２ビットシリアル動作を実現する出力回
路とシフトレジスタの一実施例を示す回路図、 第４図は、この発明の他の一実施例を示す出力回路とシ
フトレジスタの回路図である。 ＭＢＩ〜ＭＢ４・・メモリブロック、Ｍｃ・・メモリセ
ル、ＳＡ・・センスアンプ、ＹＤＣＲ・・Ｙアドレスデ
コーダ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＭＡＩ・・
メインアンプ、ＭＡＲＹ・・メモリアレイ、ＤｏＢ・・
出力回路、ＳＲ・・シフトレジスタ、Ｆ１〜Ｆ４・・フ
リップフロップ回路、ＤＲＶ・・駆動回路、ＤＥＣＴ・
・デコーダ 第　１　図 ＾ＸＩ　　ＡＹＩ

Claims (1)

1. 【特許請求の範囲】 １、複数個に分割され、共通のアドレス信号により選択
   されるメモリアレイと、分割された各メモリアレイから
   の複数値の読み出し信号を時系列的に形成された選択信
   号に従ってシリアルに出力する出力回路と、所定のタイ
   ミング信号に従ってシフト動作を行い上記時系列的な選
   択信号を形成するシフトレジスタとを含み、上記シフト
   レジスタを構成するフリップフロップ回路を結合させる
   信号伝達線をその出力機能に従って複数組のシフトレジ
   スタとなるように変更させることを特徴とする半導体記
   憶装置。 ２、信号伝達線の変更は、アルミニュウムのマスタース
   ライスによって行われるものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、上記タイミング信号は、外部端子から供給されるカ
   ラムアドレスストロープ信号に従って形成された信号で
   あるこを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。 ４、複数個に分割され、共通のアドレス信号により選択
   されるメモリアレイと、分割された各メモリアレイから
   の複数個の読み出し信号を時系列的に形成された選択信
   号に従ってシリアルに出力する出力回路と、所定のタイ
   ミング信号によってシフト動作を行い、そのシフト方向
   が所定のアドレス信号に従って決定され、上記時系列的
   な選択信号を形成する双方向のシフトレジスタとを含む
   ことを特徴とする半導体記憶装置。 ５、上記シフトレジスタは複数個のフリップフロップ回
   路と、フリップフロップ回路をリング状に双方向に選択
   的に結合させる伝送ゲートＭＯＳＦＥＴとからなること
   を特徴とする特許請求の範囲第４項記載の半導体記憶装
   置。