JPS61293008A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
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- JPS61293008A JPS61293008A JP13400985A JP13400985A JPS61293008A JP S61293008 A JPS61293008 A JP S61293008A JP 13400985 A JP13400985 A JP 13400985A JP 13400985 A JP13400985 A JP 13400985A JP S61293008 A JPS61293008 A JP S61293008A
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- Japan
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- mosfet
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ）により構成された増幅回路に関するもので
、比較的高い周波数のアナログ信号を増幅する増幅回路
に利用して有効な技術に関するものである。
ランジスタ）により構成された増幅回路に関するもので
、比較的高い周波数のアナログ信号を増幅する増幅回路
に利用して有効な技術に関するものである。
（背景技術〕
Ｍ ＯＳ Ｆ Ｅ Ｔにより構成された増幅回路として
、差動増幅回路と、その増幅出力がゲートに供給され、
ドレインから出力信号を得る出力ＭＯＳＦＥＴとからな
るような回路が公知である（例えばアイイーイーイー、
ジャーナル オプ ソリッドステート サーキッツ（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏ１ｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ ） Ｖｏｌ ５Ｃ１７Ｎ
ａ６ （１９８２年１２月）頁９６９〜頁９８２参照
）。
、差動増幅回路と、その増幅出力がゲートに供給され、
ドレインから出力信号を得る出力ＭＯＳＦＥＴとからな
るような回路が公知である（例えばアイイーイーイー、
ジャーナル オプ ソリッドステート サーキッツ（Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏ１ｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ ） Ｖｏｌ ５Ｃ１７Ｎ
ａ６ （１９８２年１２月）頁９６９〜頁９８２参照
）。
上記出力ＭＯＳＦＥＴには、その入力と出力であるゲー
トとドレイン間に、キャパシタと抵抗素子として動作さ
せられるＭＯＳＦＥＴとからなるような位相補償回路が
設けられる。
トとドレイン間に、キャパシタと抵抗素子として動作さ
せられるＭＯＳＦＥＴとからなるような位相補償回路が
設けられる。
しかしながら、周知のようにＭＯＳＦＥＴは、その緒特
性が比較的大きなプロセスバラツキを持つものである。
性が比較的大きなプロセスバラツキを持つものである。
すなわち、プロセスバラツキにより最も電流が流れるパ
ワーワースト状態では、例えば、設計値の２倍もの電流
がながれ、最も電流が流ないスピードワースト状態では
、例えば、設計値の１／２の電流しか流れない。上記動
作電流のバラツキによって、増幅回路における利得その
ものが大きく変動する結果、位相補償のためのキャパシ
タや抵抗の定数の設定が難しく、上記プロセスバラツキ
を考慮して動作の安定化のために過分の位相補償を行う
ことになる。この結果、増幅回路の高速化、言い換える
ならば、高周波特性が犠牲にされてしまうという問題が
生じる。
ワーワースト状態では、例えば、設計値の２倍もの電流
がながれ、最も電流が流ないスピードワースト状態では
、例えば、設計値の１／２の電流しか流れない。上記動
作電流のバラツキによって、増幅回路における利得その
ものが大きく変動する結果、位相補償のためのキャパシ
タや抵抗の定数の設定が難しく、上記プロセスバラツキ
を考慮して動作の安定化のために過分の位相補償を行う
ことになる。この結果、増幅回路の高速化、言い換える
ならば、高周波特性が犠牲にされてしまうという問題が
生じる。
この発明の目的ば、画周波特性の改善を図ったＭＯＳ増
幅回路を提・洪することにある。
幅回路を提・洪することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なもののＮ４
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
すなわち、ＭＯＳＦＥＴにより構成された差動増幅回路
の出力信号がゲートに供給され、そのドレインから出力
信号を形成する出力Ｍ ＯＳ Ｆ Ｅ Ｔのドレインと
ゲートとの間に複数の位相補償用キャパシタを形成して
おいて、それらをそのプロセスバラツキに応じてスイッ
チ回路を介して選択的に結合させて、最適な位相補償を
行うようにするものである。
の出力信号がゲートに供給され、そのドレインから出力
信号を形成する出力Ｍ ＯＳ Ｆ Ｅ Ｔのドレインと
ゲートとの間に複数の位相補償用キャパシタを形成して
おいて、それらをそのプロセスバラツキに応じてスイッ
チ回路を介して選択的に結合させて、最適な位相補償を
行うようにするものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭ Ｏ８（相補型Ｍ
ＯＳ）集積回路の製造技術によって、１個の単結晶シリ
コンのような半導体基板上において形成される。
る。同図の各回路素子は、公知のＣＭ Ｏ８（相補型Ｍ
ＯＳ）集積回路の製造技術によって、１個の単結晶シリ
コンのような半導体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。Ｐチャンネル間Ｏ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲー日色縁膜を介して形
成されたポリシリコンからなるようなデー１−電極から
構成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＰ型ウェル領域に形成される。
からなる半導体基板に形成される。Ｐチャンネル間Ｏ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲー日色縁膜を介して形
成されたポリシリコンからなるようなデー１−電極から
構成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＰ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ８ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基体’ｒ’−トを構成する。
のＰチャンネルＭＯ８ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基体’ｒ’−トを構成する。
Ｎチャンネル型の差動増幅ＭＯＳＦＥＴＱ３゜Ｏ４のゲ
ートは、それぞれ入力端子（−）、（＋）とされる。こ
れらの差動増幅ＭＯＳＦＥＴＱ３゜Ｏ４の共通ソースと
回路の接地電位点との間には、バイアス電流を流すＮチ
ャンネルＭＯＳＦＥＴＱ７が設けられる。上記差動増幅
ＭＯＳＦＥＴＱ３゜Ｏ４のドレインと電源電圧Ｖｃｃと
の間には、電流ミラー形態にされたＰチャンネル負荷Ｍ
Ｏ８ＦＥＴＱ５．Ｏ６が設けられる。
ートは、それぞれ入力端子（−）、（＋）とされる。こ
れらの差動増幅ＭＯＳＦＥＴＱ３゜Ｏ４の共通ソースと
回路の接地電位点との間には、バイアス電流を流すＮチ
ャンネルＭＯＳＦＥＴＱ７が設けられる。上記差動増幅
ＭＯＳＦＥＴＱ３゜Ｏ４のドレインと電源電圧Ｖｃｃと
の間には、電流ミラー形態にされたＰチャンネル負荷Ｍ
Ｏ８ＦＥＴＱ５．Ｏ６が設けられる。
上記増幅ＭＯＳＦＥＴＱ４のドレイン出力は、Ｐチャン
ネル型の出力ＭＯＳＦＥＴＱ８のゲートに供給される。
ネル型の出力ＭＯＳＦＥＴＱ８のゲートに供給される。
この出力ＭＯ５ＦＥＴＱＢのドレインと回路の接地電位
点との間には、そのバイアス電流を流す定電流負荷とし
てのＮチャンネル間Ｏ３ＦＥＴＱ９が設けられる。
点との間には、そのバイアス電流を流す定電流負荷とし
てのＮチャンネル間Ｏ３ＦＥＴＱ９が設けられる。
上記ＭＯＳＦＥＴＱ７とＱ９は、次のバイアス回路によ
り形成されたバイアス電流によって動作させられる。す
なわち、直列形態にされたＰチャンネルＭＯＳＦＥＴＱ
Ｉ及びＮチャンネルＭＯＳＦＥＴＱ２は、そのゲートが
両ＭＯＳＦＥ’Ｔ”ＱＩ。
り形成されたバイアス電流によって動作させられる。す
なわち、直列形態にされたＰチャンネルＭＯＳＦＥＴＱ
Ｉ及びＮチャンネルＭＯＳＦＥＴＱ２は、そのゲートが
両ＭＯＳＦＥ’Ｔ”ＱＩ。
Ｏ２の接続点に接続されることによってバイアス電流が
流れるようにされる。上記ＮチャンネルＭＯＳＦＥＴＱ
２は、上記ＭＯＳＦＥ’ｌ’Ｑ７及びＱ９とともに電流
ミラー形態にされ、ＭＯＳＦＥＴＱ２に対するＭＯＳＦ
ＥＴＱ７とＱ９のそれぞれのサイズ（コンダクタンス）
比に従ったバイアス電流をＭＯＳＦＥＴＱ？、Ｑ９に流
すようにするものである。
流れるようにされる。上記ＮチャンネルＭＯＳＦＥＴＱ
２は、上記ＭＯＳＦＥ’ｌ’Ｑ７及びＱ９とともに電流
ミラー形態にされ、ＭＯＳＦＥＴＱ２に対するＭＯＳＦ
ＥＴＱ７とＱ９のそれぞれのサイズ（コンダクタンス）
比に従ったバイアス電流をＭＯＳＦＥＴＱ？、Ｑ９に流
すようにするものである。
上記出力ＭＯＳＦＥＴＱ８の入力と出力であるゲートと
ドレイン（ノードＮ１とＮ２）間には、位相補償回路Ｐ
Ｃが設けられる。
ドレイン（ノードＮ１とＮ２）間には、位相補償回路Ｐ
Ｃが設けられる。
第２図には、上記位相補償回路ｐｃの具体的一実施例回
路が示されている。
路が示されている。
この実施例では、上記ＭＯＳ増幅回路はディジタル電話
交換装置におけるニーダ／デコーダ（ＣＯＤＥＣ）に形
成されるアナログ／ディジタル変換回路に利用される。
交換装置におけるニーダ／デコーダ（ＣＯＤＥＣ）に形
成されるアナログ／ディジタル変換回路に利用される。
上記第１図に示した増幅回路におけるプロセスバラツキ
を考慮して、複数の位相補償用キャパシタ０１〜Ｃｎと
、それぞれを選択的に上記ノードＮｌとＮ２に結合さＵ
・る複数組のスイッチＳ １．Ｓ１’−’Ｓｎ、Ｓｎ’
がｕけられる。上記スイッチ８１及び３１’ は、特
に制限されないが、第３図に示さ糺ているように、Ｎチ
ャンネルＭＯＳＦＥＴＱＩＯとＰチャンネルＭＯＳＦＥ
ＴＱＩ １及びＮチャンネルＭｏ５ＦＥＴＱ１２とＰチ
ャンネルＭＯＳＦＥ’ｒ’Ｑ１３からなる相補伝送ゲー
トＭＯＳＦＥＴが利用される。インバータ回路ＩＶは、
上記ＰチャンネルＭ ＯＳ ＦＥＴＱｌｌとＱ１３の制
御信号を形成するものである。（ｔｈのスイッチ３２．
ｓ２’ ないしＳｎ、Ｓｎ゛ も、上記同様な構成のＭ
ＯＳ Ｆ Ｅ ”Ｉ’により構成される。これらのＭ
ＯＳＦＥＴは、それがオン状態にされたとき、そのオン
抵抗（：１ンダクタンス）により、キャパシタ０１〜Ｃ
ｎとともに位相補償回路を構成するようにされる。
を考慮して、複数の位相補償用キャパシタ０１〜Ｃｎと
、それぞれを選択的に上記ノードＮｌとＮ２に結合さＵ
・る複数組のスイッチＳ １．Ｓ１’−’Ｓｎ、Ｓｎ’
がｕけられる。上記スイッチ８１及び３１’ は、特
に制限されないが、第３図に示さ糺ているように、Ｎチ
ャンネルＭＯＳＦＥＴＱＩＯとＰチャンネルＭＯＳＦＥ
ＴＱＩ １及びＮチャンネルＭｏ５ＦＥＴＱ１２とＰチ
ャンネルＭＯＳＦＥ’ｒ’Ｑ１３からなる相補伝送ゲー
トＭＯＳＦＥＴが利用される。インバータ回路ＩＶは、
上記ＰチャンネルＭ ＯＳ ＦＥＴＱｌｌとＱ１３の制
御信号を形成するものである。（ｔｈのスイッチ３２．
ｓ２’ ないしＳｎ、Ｓｎ゛ も、上記同様な構成のＭ
ＯＳ Ｆ Ｅ ”Ｉ’により構成される。これらのＭ
ＯＳＦＥＴは、それがオン状態にされたとき、そのオン
抵抗（：１ンダクタンス）により、キャパシタ０１〜Ｃ
ｎとともに位相補償回路を構成するようにされる。
上記スイッチをプロセスバラツキに応じて自動的に制御
するため、次の回路が設けられる。
するため、次の回路が設けられる。
奇数個のＣＭＯＳインバータ回路は、リング状に縦列形
成に接続されることによって発振回路Ｏ８Ｃが構成され
る。この発振回路Ｏ８Ｃは、その発振周波数がプロセス
バラツキに応じた周波数にされる。すなわち、パワーワ
ースト状態では発振周波数が高くされ、スピードワース
ト状態では発振周波数が低くされる。発振回路ＯＳＣの
発振出力はカウンタ回路Ｃ０ＵＮＴに入力される。カウ
ンタ回路Ｃ０ＵＮＴは、同期信号ＳＹＳによりリセット
され、同期信号ＳＹＳを基準にして一定時間後に発生さ
れるタイミング信号Ｔが入力されるまでの間の発振出力
を計数し、その計数出力を送出する。これによって、プ
ロセスバラツキに応じた発振周波数のバラツキは、カウ
ンタ回路Ｃ０ＵＮＴにより判定される。上記計数出力は
、ラッチ回路ＦＦにより保持され、上記スイッチをオン
／オフさせる制御信号が形成される。これによって、そ
れぞれのプロセスバラツキに従った最適な位相補償用回
路が選ばれることになる。上記ラッチ回路に保持させた
軒数出力によって、位相補償回路を選ぶことにより、上
記増幅回路が動作期間中にスイッチが切り替えられるこ
とにより発生するフィールドスルー等のノイズの発生を
防止することができる。
成に接続されることによって発振回路Ｏ８Ｃが構成され
る。この発振回路Ｏ８Ｃは、その発振周波数がプロセス
バラツキに応じた周波数にされる。すなわち、パワーワ
ースト状態では発振周波数が高くされ、スピードワース
ト状態では発振周波数が低くされる。発振回路ＯＳＣの
発振出力はカウンタ回路Ｃ０ＵＮＴに入力される。カウ
ンタ回路Ｃ０ＵＮＴは、同期信号ＳＹＳによりリセット
され、同期信号ＳＹＳを基準にして一定時間後に発生さ
れるタイミング信号Ｔが入力されるまでの間の発振出力
を計数し、その計数出力を送出する。これによって、プ
ロセスバラツキに応じた発振周波数のバラツキは、カウ
ンタ回路Ｃ０ＵＮＴにより判定される。上記計数出力は
、ラッチ回路ＦＦにより保持され、上記スイッチをオン
／オフさせる制御信号が形成される。これによって、そ
れぞれのプロセスバラツキに従った最適な位相補償用回
路が選ばれることになる。上記ラッチ回路に保持させた
軒数出力によって、位相補償回路を選ぶことにより、上
記増幅回路が動作期間中にスイッチが切り替えられるこ
とにより発生するフィールドスルー等のノイズの発生を
防止することができる。
上記同期信号ｓｙｓは、上記ＧＯＤＥＣが動作状態にさ
れるとき供給される基準信号が利用される。また、タイ
ミング信号Ｔは、上記基準周波数信号に基づいてＰＬＬ
（フェーズ・ロックド・ループ）回路により形成され
るクロンク信号の計数出力が利用される。
れるとき供給される基準信号が利用される。また、タイ
ミング信号Ｔは、上記基準周波数信号に基づいてＰＬＬ
（フェーズ・ロックド・ループ）回路により形成され
るクロンク信号の計数出力が利用される。
なお、上記スイッチの制御信号は、上記ラッチ回路ＦＦ
に保持された計数出力を所定の論理ゲート回路の組み合
わせからなるデコード回路により解読して形成するもの
であってもよい。
に保持された計数出力を所定の論理ゲート回路の組み合
わせからなるデコード回路により解読して形成するもの
であってもよい。
なお、上記スイッチは、例えばポリシリコン層等からな
るヒユーズ手段を溶段させて形成された信号により制御
するものであってもよい。すなわち、上記半導体集積回
路が半導体ウェハに完成されたときのブロービングによ
り、その利得のバラツキを測定して、それに見合ったキ
ャパシタを上記ヒユーズ手段の選択的な溶段により選ぶ
ものでありでもよい。
るヒユーズ手段を溶段させて形成された信号により制御
するものであってもよい。すなわち、上記半導体集積回
路が半導体ウェハに完成されたときのブロービングによ
り、その利得のバラツキを測定して、それに見合ったキ
ャパシタを上記ヒユーズ手段の選択的な溶段により選ぶ
ものでありでもよい。
（１）複数種類の位相補償回路を用意しておいて、それ
が結合される増幅回路のプロセスバラツキに応じてそれ
を選択的に結合させることにより、最適な位相補償を行
わせるとこができる。これによって、従来のように上記
プロセスバラツキを考慮した過分な位相補償を行うこと
なく、その高速化、言い換えるならば、高周波特性の改
善を図ること ゛ができるという効果が得られる。
が結合される増幅回路のプロセスバラツキに応じてそれ
を選択的に結合させることにより、最適な位相補償を行
わせるとこができる。これによって、従来のように上記
プロセスバラツキを考慮した過分な位相補償を行うこと
なく、その高速化、言い換えるならば、高周波特性の改
善を図ること ゛ができるという効果が得られる。
（２）同じ半導体集積回路に形成されたリングオシ−レ
ータの発振周波数を判定して、位相補償回路を選択する
ことによって、自動的にしかも温度変化や電源変動に追
随した高精度の位相補償を実施することができるという
効果が得られる。
ータの発振周波数を判定して、位相補償回路を選択する
ことによって、自動的にしかも温度変化や電源変動に追
随した高精度の位相補償を実施することができるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯＳＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい。また、発振周波数を識
別すための基準時間信号は、外部から与えられる制御タ
イミング信号を利用するものの他、定電流を形成してお
いてキャパシタの充電又は放電を行わせて、その電圧を
識別するもの等何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態の負荷ＭＯＳＦＥＴのゲートと回路の接地電
位点との間にキャパシタを設ける等のような付加的な回
路を設けるものであってもよい。また、発振周波数を識
別すための基準時間信号は、外部から与えられる制御タ
イミング信号を利用するものの他、定電流を形成してお
いてキャパシタの充電又は放電を行わせて、その電圧を
識別するもの等何であってもよい。
この発明は、例えばディジタル電話交換装置を構成する
Ｃ０ＤＥＣ等のＭＯ５増幅回路に広く利用できる。
Ｃ０ＤＥＣ等のＭＯ５増幅回路に広く利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その位相補償回路の一実施例を示す回路図、 第３図は、そのスイッチの一実施例を示す回路図である
。 ｐｃ・・位相補償回路、Ｃ０ＵＮＴ・・カウンタ回路、
Ｏ２０・・リングオシレータ、ＦＦ・・ランチ回路
、その位相補償回路の一実施例を示す回路図、 第３図は、そのスイッチの一実施例を示す回路図である
。 ｐｃ・・位相補償回路、Ｃ０ＵＮＴ・・カウンタ回路、
Ｏ２０・・リングオシレータ、ＦＦ・・ランチ回路
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳＦＥＴにより構成された差動増幅回路と、こ
の差動増幅回路の出力信号がゲートに供給され、そのド
レインから出力信号を形成する出力ＭＯＳＦＥＴと、上
記出力ＭＯＳＦＥＴのドレインとゲートとの間に設けら
れ、スイッチ回路を介して選択的に結合される複数個の
位相補償用キャパシタとを含むことを特徴とするＭＯＳ
増幅回路。 ２、上記スイッチ回路はＭＯＳＦＥＴにより構成され、
上記ＭＯＳ増幅回路と同じ半導体集積回路に形成された
リングオシレータの発振周波数に従って形成された制御
信号により制御されるものであることを特徴とする特許
請求の範囲第１項記載のＭＯＳ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134009A JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134009A JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61293008A true JPS61293008A (ja) | 1986-12-23 |
| JPH0789605B2 JPH0789605B2 (ja) | 1995-09-27 |
Family
ID=15118244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134009A Expired - Lifetime JPH0789605B2 (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789605B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168600A2 (de) * | 2000-06-27 | 2002-01-02 | Infineon Technologies AG | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschter Eigenschaften eines Operationsverstärkers |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065607A (ja) * | 1983-09-21 | 1985-04-15 | Oki Electric Ind Co Ltd | 演算増幅器 |
-
1985
- 1985-06-21 JP JP60134009A patent/JPH0789605B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065607A (ja) * | 1983-09-21 | 1985-04-15 | Oki Electric Ind Co Ltd | 演算増幅器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168600A2 (de) * | 2000-06-27 | 2002-01-02 | Infineon Technologies AG | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschter Eigenschaften eines Operationsverstärkers |
| EP1168600A3 (de) * | 2000-06-27 | 2005-09-07 | Infineon Technologies AG | Schaltung und Verfahren zur Abschwächung oder Beseitigung unerwünschter Eigenschaften eines Operationsverstärkers |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789605B2 (ja) | 1995-09-27 |
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