JPS6065607A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPS6065607A JPS6065607A JP58173137A JP17313783A JPS6065607A JP S6065607 A JPS6065607 A JP S6065607A JP 58173137 A JP58173137 A JP 58173137A JP 17313783 A JP17313783 A JP 17313783A JP S6065607 A JPS6065607 A JP S6065607A
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- JP
- Japan
- Prior art keywords
- switch
- amplifier
- phase compensation
- circuit
- operational amplifier
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は演算増幅器の位相補償回路の構成に関するもの
である。
である。
（従来技術）
従来の集積化演算増幅器の一例として、６ＭＯ８ＦＥＴ
で構成される演算増幅器の回路図を第１図に示す・ 第１図に於て、１０１〜１０４はＮチャネルＭＯ３ＦＥ
Ｔ （以下単にＮ ＭＯＳ ＦＥＴという）、１０５〜
１０７はＰナヤネルＭＯ３ＦＥＴ （以下単にＰ ＭＯ
ＳＦＥＴという）、１０８は位相補償用容量Ｃ１，１０
９，１１０は電源端子、１１１はバイアス端子、１１２
は反転入力端子、１１３は非反転入力端子、１１４は初
段の出力端子、１１５は増幅器の出力端子である。なお
、位相補償用容量（２）１０８は一般に利得１のボルテ
ージ・フオークの構成で安定に動作するように設定され
ている。
で構成される演算増幅器の回路図を第１図に示す・ 第１図に於て、１０１〜１０４はＮチャネルＭＯ３ＦＥ
Ｔ （以下単にＮ ＭＯＳ ＦＥＴという）、１０５〜
１０７はＰナヤネルＭＯ３ＦＥＴ （以下単にＰ ＭＯ
ＳＦＥＴという）、１０８は位相補償用容量Ｃ１，１０
９，１１０は電源端子、１１１はバイアス端子、１１２
は反転入力端子、１１３は非反転入力端子、１１４は初
段の出力端子、１１５は増幅器の出力端子である。なお
、位相補償用容量（２）１０８は一般に利得１のボルテ
ージ・フオークの構成で安定に動作するように設定され
ている。
周知のように、この演算増幅器の動作は、反転入力端子
１１２と非反転入力端子１１３の差動入力端子間の信号
がＮ ＭＯＳ ＦＥＴ ７０２ 、１０３の差動入力段
とＰ ＭＯＳ ＦＥＴ １０５ 、 Ｉ ０６のアクテ
ィブ負荷により差動増幅され、さらにＰ ＭＯＳ ＦＥ
Ｔ１０７とＮ ＭＯＳ ＦＥＴ １０４から々る出力増
幅段によシ増幅される。なお、との差動増幅段及び出力
増幅段のバイアス電流はＮ ＭＯＳ ＦＥＴ ７０１
、７０４より供給され、バイアス端子１１１よりのケ゛
−ト端子電圧により適当な値に設定される。
１１２と非反転入力端子１１３の差動入力端子間の信号
がＮ ＭＯＳ ＦＥＴ ７０２ 、１０３の差動入力段
とＰ ＭＯＳ ＦＥＴ １０５ 、 Ｉ ０６のアクテ
ィブ負荷により差動増幅され、さらにＰ ＭＯＳ ＦＥ
Ｔ１０７とＮ ＭＯＳ ＦＥＴ １０４から々る出力増
幅段によシ増幅される。なお、との差動増幅段及び出力
増幅段のバイアス電流はＮ ＭＯＳ ＦＥＴ ７０１
、７０４より供給され、バイアス端子１１１よりのケ゛
−ト端子電圧により適当な値に設定される。
このように、従来の演算増幅器は一般に負帰還をかけて
用いるために閉ルーフ°特性が安定であるように容量（
２）１０８によシ位相補償を行う必要がある。
用いるために閉ルーフ°特性が安定であるように容量（
２）１０８によシ位相補償を行う必要がある。
従って、演算増幅器を時分割で、帰還増幅器及び無帰還
増幅器の構成で用いる場合、位相補償用容量Ｃ１は、帰
還時に安定に動作する様に設定されている関係で、無帰
還時の周波数特性も上記の位相補償容量ＣＩでの特性と
なる。この為、無帰還時の高速動作のさまたげＫなる次
点があった。
増幅器の構成で用いる場合、位相補償用容量Ｃ１は、帰
還時に安定に動作する様に設定されている関係で、無帰
還時の周波数特性も上記の位相補償容量ＣＩでの特性と
なる。この為、無帰還時の高速動作のさまたげＫなる次
点があった。
（発明の目的）
本発明は、このような従来の欠点を除去するもので、そ
の目的は位相補償回路にスイッチを設け、このスイッチ
を切り換えることで増幅器の周波数特性を時分割で任意
に設定できる演算増幅器を提供することである。
の目的は位相補償回路にスイッチを設け、このスイッチ
を切り換えることで増幅器の周波数特性を時分割で任意
に設定できる演算増幅器を提供することである。
（発明の構成）
本発明は演算増幅器における位相補償回路とこの演算増
幅器出力端子との間にスイッチ回路を設け、このスイッ
チ回路を制御するスイッチ制御回路からの制御で位相補
償回路の切シ換えを行うようにしたものである。
幅器出力端子との間にスイッチ回路を設け、このスイッ
チ回路を制御するスイッチ制御回路からの制御で位相補
償回路の切シ換えを行うようにしたものである。
（実施例）
以下本発明の一実施例を図面により詳細に説明する。
第２図は本発明演算増幅器の第１の実施例を示す回路図
であって、２ｏｌ〜２ｏ４はＮＭＯ６ＦＥＴ。
であって、２ｏｌ〜２ｏ４はＮＭＯ６ＦＥＴ。
２０５〜２０７はｐ ＭＯＳ ＦＥＴ、２ｏ ｓは位相
補償用容量Ｃ，，２０９，２１０は電源端子、２１１は
バイアス端子、２１２は反転入力端子、２１３は非反転
入力端子、２１４は初段の出力端子、２１５は増幅器の
出方端子で、これらにより従来の演算増幅器と同じ回路
を構成せしめるが、本発明においては、このなかの位相
補償回路とこの演算増幅器の出力端子との間にスイッチ
回路を設けるようにしたものである。即ちスイッチｓ１
は例えばＮ ＭＯＳ ＦＥＴ ２１６とＰ ＭＯＳ Ｆ
ＥＴ ２１７ ＋７）ＣＭＯＳ構成でＮ ＭＯＳ ＦＥ
Ｔ ２１６はケ゛−１−が高レベル状態時、ｔパレイン
とソース間がオン状態となり、ケ゛−トが低レベル状態
の時はオフ状態となるスイッチング素子として動作する
。一方Ｐ ＭＯＳ ＦＥＴ ２１７もケ゛−ト端子の状
態がＮ ＭＯＳと逆であることを除けば、同様にしてス
イッチング素子として動作する。つ１１、ＣＭＯＳ Ｆ
ＥＴのケ゛−１一端子電圧を制御することによりスイッ
チとして用いる。そしてＣＭＯＳスイッチＳ１の一端を
位相補償容量（ＣＩ）２０８の一端２１８と接続し、ス
イｙｆ ８１の他端を出力端子２１５に接続する。そし
てスイッチＳ１の切換えをスイッチ制御回路２１９によ
って制御するようにしだものである。
補償用容量Ｃ，，２０９，２１０は電源端子、２１１は
バイアス端子、２１２は反転入力端子、２１３は非反転
入力端子、２１４は初段の出力端子、２１５は増幅器の
出方端子で、これらにより従来の演算増幅器と同じ回路
を構成せしめるが、本発明においては、このなかの位相
補償回路とこの演算増幅器の出力端子との間にスイッチ
回路を設けるようにしたものである。即ちスイッチｓ１
は例えばＮ ＭＯＳ ＦＥＴ ２１６とＰ ＭＯＳ Ｆ
ＥＴ ２１７ ＋７）ＣＭＯＳ構成でＮ ＭＯＳ ＦＥ
Ｔ ２１６はケ゛−１−が高レベル状態時、ｔパレイン
とソース間がオン状態となり、ケ゛−トが低レベル状態
の時はオフ状態となるスイッチング素子として動作する
。一方Ｐ ＭＯＳ ＦＥＴ ２１７もケ゛−ト端子の状
態がＮ ＭＯＳと逆であることを除けば、同様にしてス
イッチング素子として動作する。つ１１、ＣＭＯＳ Ｆ
ＥＴのケ゛−１一端子電圧を制御することによりスイッ
チとして用いる。そしてＣＭＯＳスイッチＳ１の一端を
位相補償容量（ＣＩ）２０８の一端２１８と接続し、ス
イｙｆ ８１の他端を出力端子２１５に接続する。そし
てスイッチＳ１の切換えをスイッチ制御回路２１９によ
って制御するようにしだものである。
次に、その動作を説明する。
スイッチＳ１は、制御回路２１９からの制御信号によシ
、出力端子２１５と位相補償用容量（Ｃ＋）２０８０位
相補償回路の一端２１８とを導通状態又はしゃ断状態に
する。スイッチＳ１が導通状態の場合は、位相補償用容
量Ｃ１が出力端子２１５に接続された状態となシ、この
時、増幅器は位相補償用容量Ｃ】での周波数特性を持つ
。次にスイッチＳ１がしゃ断状態の場合は、位相補償用
容量Ｃ】が出力端子２１５に接続されないので、」〜！
１幅器としては、位相補償用容量Ｃ１の無い場合の周波
数特性を示す。
、出力端子２１５と位相補償用容量（Ｃ＋）２０８０位
相補償回路の一端２１８とを導通状態又はしゃ断状態に
する。スイッチＳ１が導通状態の場合は、位相補償用容
量Ｃ１が出力端子２１５に接続された状態となシ、この
時、増幅器は位相補償用容量Ｃ】での周波数特性を持つ
。次にスイッチＳ１がしゃ断状態の場合は、位相補償用
容量Ｃ】が出力端子２１５に接続されないので、」〜！
１幅器としては、位相補償用容量Ｃ１の無い場合の周波
数特性を示す。
このように、第１の実施例ではスイッチ３１を導通及び
しゃ断状態にすることにより、位相補償回路の容量Ｃ，
が増幅器の位相補償用として動作する接続状態とそうで
ない状態とを実現することができる。このことは、前者
の場合の帰還増幅器として安定に動作する状態と、後者
の無帰還での高速動作する状態をスイッチＳ、の制御に
より時分割に実現することができる。
しゃ断状態にすることにより、位相補償回路の容量Ｃ，
が増幅器の位相補償用として動作する接続状態とそうで
ない状態とを実現することができる。このことは、前者
の場合の帰還増幅器として安定に動作する状態と、後者
の無帰還での高速動作する状態をスイッチＳ、の制御に
より時分割に実現することができる。
次に、第１の実施例では、位相補償容量１個をスイッチ
で制御する回路を説明したが、第３図に示すようにＣ，
、Ｃ，，０２個の位相補償容ｆｉ′ｉ、’ 、？θ１゜
３０２をＮ ＭＯＳ ＦＥＴ ３θ３とＰ ＭＯＳ Ｆ
ＥＴ 、？ ０４よりなるスイッチＳ１とＮ ＭＯＳ
ＦＥＴ 、？ ０．５とＰＭＯ８ＦＥＴ ３０６よりな
るスイッチＳ２とにより、制御回路３０７で制御する構
成にすると、スイッチ５ＩＳ２の状態に応じた位相補償
容量の値により増幅器の周波数特性を設定できる。さら
に」：り多くの位相補償回路をスイッチで切シ換える場
合にも同様な効果を得るのは容易である。又、本実施例
ではスイッチとしてＣＭＯＳ ＦＥＴを用いているが、
ＮＭＯＳ ＦＥＴ又はＰ ＭＯＳ ＦＥＴのみの場合、
又は他のスイッチング素子を用いても可能である。さら
に増幅器としてＣＭＯＳ ＦＥＴより構成される場合を
示しだが、他の半導体素子による増幅器の場合にも適用
可能である。
で制御する回路を説明したが、第３図に示すようにＣ，
、Ｃ，，０２個の位相補償容ｆｉ′ｉ、’ 、？θ１゜
３０２をＮ ＭＯＳ ＦＥＴ ３θ３とＰ ＭＯＳ Ｆ
ＥＴ 、？ ０４よりなるスイッチＳ１とＮ ＭＯＳ
ＦＥＴ 、？ ０．５とＰＭＯ８ＦＥＴ ３０６よりな
るスイッチＳ２とにより、制御回路３０７で制御する構
成にすると、スイッチ５ＩＳ２の状態に応じた位相補償
容量の値により増幅器の周波数特性を設定できる。さら
に」：り多くの位相補償回路をスイッチで切シ換える場
合にも同様な効果を得るのは容易である。又、本実施例
ではスイッチとしてＣＭＯＳ ＦＥＴを用いているが、
ＮＭＯＳ ＦＥＴ又はＰ ＭＯＳ ＦＥＴのみの場合、
又は他のスイッチング素子を用いても可能である。さら
に増幅器としてＣＭＯＳ ＦＥＴより構成される場合を
示しだが、他の半導体素子による増幅器の場合にも適用
可能である。
（発明の効果）
以上詳細に説明したように、本発明は演算増幅器の位相
補償回路にスイッチを有しているので、スイッチ制御信
号によシ、スイッチを切シ換えることにより、増幅器の
周波数特性を可変できるほか、スイッチ及び制御部も容
易に増幅器と共に集積化が可能な為、増幅器の周波数特
性を時分割に可変する集積回路に応用できる等の効果が
ある。
補償回路にスイッチを有しているので、スイッチ制御信
号によシ、スイッチを切シ換えることにより、増幅器の
周波数特性を可変できるほか、スイッチ及び制御部も容
易に増幅器と共に集積化が可能な為、増幅器の周波数特
性を時分割に可変する集積回路に応用できる等の効果が
ある。
第１図は従来の演算増幅器の回路図、第２図は本発明演
算増幅器の一実施例を示す回路図、第３図は本発明の他
の実施例を示す回路図である。 ２０８．３０１．３０２・・位相補償用容量、２１６．
３０３．３０５・・Ｎ ＭＯＳ ＦＥＴ ％ ２１７
、３０４ 。 ３０６・・・ＰＭＯ３ＦＥＴ、 ２１９’、 ３０７
スイッチ制御回路、ＳＩ 、Ｓ２−・・スイッチ。
算増幅器の一実施例を示す回路図、第３図は本発明の他
の実施例を示す回路図である。 ２０８．３０１．３０２・・位相補償用容量、２１６．
３０３．３０５・・Ｎ ＭＯＳ ＦＥＴ ％ ２１７
、３０４ 。 ３０６・・・ＰＭＯ３ＦＥＴ、 ２１９’、 ３０７
スイッチ制御回路、ＳＩ 、Ｓ２−・・スイッチ。
Claims (1)
- 演算増幅器における位相補償回路と、この演算増幅器の
出力端子との間にスイッチ回路を設け、このスイッチ回
路を制御する制御回路からの制御で位相補償回路の切り
換えを行うようにしたことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173137A JPS6065607A (ja) | 1983-09-21 | 1983-09-21 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173137A JPS6065607A (ja) | 1983-09-21 | 1983-09-21 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065607A true JPS6065607A (ja) | 1985-04-15 |
Family
ID=15954799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173137A Pending JPS6065607A (ja) | 1983-09-21 | 1983-09-21 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61293008A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | Ｍｏｓ増幅回路 |
| JPH01235403A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 演算増幅回路 |
-
1983
- 1983-09-21 JP JP58173137A patent/JPS6065607A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61293008A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | Ｍｏｓ増幅回路 |
| JPH01235403A (ja) * | 1988-03-15 | 1989-09-20 | Nec Corp | 演算増幅回路 |
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