JP2532641B2 - 電圧増幅回路 - Google Patents
電圧増幅回路Info
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- JP2532641B2 JP2532641B2 JP1013648A JP1364889A JP2532641B2 JP 2532641 B2 JP2532641 B2 JP 2532641B2 JP 1013648 A JP1013648 A JP 1013648A JP 1364889 A JP1364889 A JP 1364889A JP 2532641 B2 JP2532641 B2 JP 2532641B2
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- Japan
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- amplifier circuit
- differential amplifier
- input terminal
- signal output
- resistor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、逆位相の出力電圧で負荷を駆動するバラン
スフォーマット・トランスレス（以下BTLとする）型電
圧増幅回路に関するものである。
スフォーマット・トランスレス（以下BTLとする）型電
圧増幅回路に関するものである。
従来の技術 従来のBTL型電圧増幅回路を第２図に示す。
信号入力端子17は、抵抗18、コンデンサ19の並列回路
を介して第１の差動増幅回路15の正入力端子20へ接続さ
れ、また第１の差動増幅回路15の正入力端子20は、抵抗
21を介して、第２の差動増幅回路16の負入力端子に接続
されている。22、23、24は抵抗、25はリファレンス電圧
源、26は負荷抵抗を示す。
を介して第１の差動増幅回路15の正入力端子20へ接続さ
れ、また第１の差動増幅回路15の正入力端子20は、抵抗
21を介して、第２の差動増幅回路16の負入力端子に接続
されている。22、23、24は抵抗、25はリファレンス電圧
源、26は負荷抵抗を示す。
この回路では第１の差動増幅回路15により正入力の正
転増幅を行ない、第２の差動増幅回路16で、前記第１の
差動増幅回路15と同じ信号入力を負入力端子に入力して
反転増幅を行ない、それぞれの差動増幅回路で、逆位相
の電圧出力を得て負荷抵抗26を駆動するようになってい
る。
転増幅を行ない、第２の差動増幅回路16で、前記第１の
差動増幅回路15と同じ信号入力を負入力端子に入力して
反転増幅を行ない、それぞれの差動増幅回路で、逆位相
の電圧出力を得て負荷抵抗26を駆動するようになってい
る。
しかし、ある種の目的に対してはBTL型電圧増幅回路
の電圧利得及び周波数特性を任意に設定する必要が生ず
る。
の電圧利得及び周波数特性を任意に設定する必要が生ず
る。
例えばBTL型電圧増幅回路を半導体集積回路化する場
合、調整端子を最小限（信号出力端子×２、信号入力端
子×１、計３端子）にすることが望まれることから、任
意の電圧利得及び周波数特性を設定するために、信号入
力回路で、入力信号の大きさ及び周波数特性を調整し、
その信号をBTL型電圧増幅回路によって増幅し、逆位相
の出力電圧により負荷を駆動していた。
合、調整端子を最小限（信号出力端子×２、信号入力端
子×１、計３端子）にすることが望まれることから、任
意の電圧利得及び周波数特性を設定するために、信号入
力回路で、入力信号の大きさ及び周波数特性を調整し、
その信号をBTL型電圧増幅回路によって増幅し、逆位相
の出力電圧により負荷を駆動していた。
発明が解決しようとする課題 しかし、上記のような従来の回路では、集積化した増
幅回路自体で帰還抵抗を設定して電圧利得をすると、電
圧利得が固定化され、所望の電圧利得に変更しにくいこ
とや、発振現象などの不安定状態が生じた時、外付部品
で対応できないなどの問題点があった。
幅回路自体で帰還抵抗を設定して電圧利得をすると、電
圧利得が固定化され、所望の電圧利得に変更しにくいこ
とや、発振現象などの不安定状態が生じた時、外付部品
で対応できないなどの問題点があった。
本発明は、このような問題点を解決するために、半導
体集積回路内に増幅回路を集積化しても、電圧利得や周
波数特性を任意に設定でき、安定な動作が可能な電圧増
幅回路を提供することを目的としている。
体集積回路内に増幅回路を集積化しても、電圧利得や周
波数特性を任意に設定でき、安定な動作が可能な電圧増
幅回路を提供することを目的としている。
課題を解決するための手段 本発明は上記目的を達成するために、正入力端子を正
のリファレンス電圧源に接続し、負入力端子及び第１の
信号出力端子をそれぞれ外部端子とした第１の差動増幅
回路と、正入力端子を前記正のリファレンス電圧源に接
続し、第２の信号出力端子を外部端子とした第２の差動
増幅回路と、前記第２の差動増幅回路の負入力端子と前
記第１の信号出力端子との間に接続された第１の抵抗
と、前記第２の差動増幅回路の負入力端子と前記第２の
信号出力端子との間に接続された第２の抵抗とを半導体
集積回路内に集積化し、前記第１の信号出力端子と前記
第２の信号出力端子との間に負荷抵抗を外部接続し、前
記第１の差動増幅回路の前記負入力端子と前記第１の信
号出力端子との間ならびに前記第１の差動増幅回路の前
記負入力端子と信号出力端子との間に抵抗とコンデンサ
の並列回路をそれぞれ外部接続した電圧増幅回路とし
た。
のリファレンス電圧源に接続し、負入力端子及び第１の
信号出力端子をそれぞれ外部端子とした第１の差動増幅
回路と、正入力端子を前記正のリファレンス電圧源に接
続し、第２の信号出力端子を外部端子とした第２の差動
増幅回路と、前記第２の差動増幅回路の負入力端子と前
記第１の信号出力端子との間に接続された第１の抵抗
と、前記第２の差動増幅回路の負入力端子と前記第２の
信号出力端子との間に接続された第２の抵抗とを半導体
集積回路内に集積化し、前記第１の信号出力端子と前記
第２の信号出力端子との間に負荷抵抗を外部接続し、前
記第１の差動増幅回路の前記負入力端子と前記第１の信
号出力端子との間ならびに前記第１の差動増幅回路の前
記負入力端子と信号出力端子との間に抵抗とコンデンサ
の並列回路をそれぞれ外部接続した電圧増幅回路とし
た。
作用 本発明は、第１および第２の差動増幅回路を共に反転
増幅する構成としたから、外部端子の数を３つという最
小限の数に保ちつつ、外部接続する抵抗やコンデンサの
値を変更することにより、利得や周波数特性を任意に設
定することができるようになった。
増幅する構成としたから、外部端子の数を３つという最
小限の数に保ちつつ、外部接続する抵抗やコンデンサの
値を変更することにより、利得や周波数特性を任意に設
定することができるようになった。
実施例 第１図に本発明の電圧増幅回路の一実施例としてのブ
ロック図を示す。１は第１の差動増幅回路、２は第２の
差動増幅回路である。３は信号入力端子を示す。４は抵
抗、５はコンデンサで、コンデンサ５と抵抗４とで並列
回路とした。６は抵抗、７はコンデンサで、コンデンサ
７と抵抗６とで並列回路とした。８は第１の差動増幅回
路の負入力端子、９は第１の信号出力端子である。第１
の差動増幅回路１では抵抗４とコンデンサ５の並列回路
を第１の差動増幅回路の負入力端子８と信号入力端子３
との間に接続し、抵抗６とコンデンサ７から成る並列回
路を第１の差動増幅回路の負入力端子８と第１の信号出
力端子９との間に接続した。第１の差動増幅回路１、正
入力端子にはリファレンス電圧源10を接続した。第２の
差動増幅回路２では、第２の差動増幅回路２の負入力端
子と第１の信号出力端子９との間に抵抗12を、また第２
の差動増幅回路２の負入力端子と第２の信号出力端子11
間に抵抗13を接続し、第２の差動増幅回路２の正入力端
子にはリファレンス電圧源10を接続している。14は負荷
抵抗で、第１の差動増幅回路１と第２の差動増幅回路２
との第１と第２の信号出力端子９、11間に接続されてい
る。
ロック図を示す。１は第１の差動増幅回路、２は第２の
差動増幅回路である。３は信号入力端子を示す。４は抵
抗、５はコンデンサで、コンデンサ５と抵抗４とで並列
回路とした。６は抵抗、７はコンデンサで、コンデンサ
７と抵抗６とで並列回路とした。８は第１の差動増幅回
路の負入力端子、９は第１の信号出力端子である。第１
の差動増幅回路１では抵抗４とコンデンサ５の並列回路
を第１の差動増幅回路の負入力端子８と信号入力端子３
との間に接続し、抵抗６とコンデンサ７から成る並列回
路を第１の差動増幅回路の負入力端子８と第１の信号出
力端子９との間に接続した。第１の差動増幅回路１、正
入力端子にはリファレンス電圧源10を接続した。第２の
差動増幅回路２では、第２の差動増幅回路２の負入力端
子と第１の信号出力端子９との間に抵抗12を、また第２
の差動増幅回路２の負入力端子と第２の信号出力端子11
間に抵抗13を接続し、第２の差動増幅回路２の正入力端
子にはリファレンス電圧源10を接続している。14は負荷
抵抗で、第１の差動増幅回路１と第２の差動増幅回路２
との第１と第２の信号出力端子９、11間に接続されてい
る。
上記実施例において、電圧増幅回路の電圧利得GBTLが
入力抵抗４と負帰還抵抗６の抵抗比で定まる第１の差動
増幅回路１の電圧利得G1と、入力抵抗12と負帰還抵抗13
の抵抗比で定まる第２の差動増幅回路２の電圧利得G2に
より設定される。
入力抵抗４と負帰還抵抗６の抵抗比で定まる第１の差動
増幅回路１の電圧利得G1と、入力抵抗12と負帰還抵抗13
の抵抗比で定まる第２の差動増幅回路２の電圧利得G2に
より設定される。
GBTL＝G1×G2 （倍） 従って、第１の差動増幅回路１の電圧利得は、外部端
子に接続する外付部品で設定されることから、この電圧
増幅回路の電圧利得も外付部品により任意に設定するこ
とができる。
子に接続する外付部品で設定されることから、この電圧
増幅回路の電圧利得も外付部品により任意に設定するこ
とができる。
さらに、信号入力端子３と第１の差動増幅回路１の負
入力端子８との間及びこの負入力端子８と第１の信号出
力端子９との間に、コンデンサ５、７を外部接続するこ
とにより、電圧増幅回路の周波数特性を任意に設定する
ことが可能である。
入力端子８との間及びこの負入力端子８と第１の信号出
力端子９との間に、コンデンサ５、７を外部接続するこ
とにより、電圧増幅回路の周波数特性を任意に設定する
ことが可能である。
発明の効果 本発明は、第１および第２の差動増幅回路を共に反転
増幅する構成としたから、外部端子の数を３つという最
小限の数に保ちつつ、外部接続する抵抗やコンデンサの
値を変更することにより、利得や周波数特性を任意に設
定することが可能になるという格別の効果を奏するよう
になった。
増幅する構成としたから、外部端子の数を３つという最
小限の数に保ちつつ、外部接続する抵抗やコンデンサの
値を変更することにより、利得や周波数特性を任意に設
定することが可能になるという格別の効果を奏するよう
になった。
第１図は本発明の一実施例としての電圧増幅回路を示す
ブロック図、第２図は従来の電圧増幅回路を示すブロッ
ク図である。 １…第１の差動増幅回路 ２…第２の差動増幅回路 ３…信号入力端子 ４、６、12、13…抵抗 ５、７…コンデンサ ８…第１の差動増幅回路の負入力端子 ９…第１の信号出力端子 10…リファレンス電圧源 11…第２の信号出力端子 14…負荷抵抗
ブロック図、第２図は従来の電圧増幅回路を示すブロッ
ク図である。 １…第１の差動増幅回路 ２…第２の差動増幅回路 ３…信号入力端子 ４、６、12、13…抵抗 ５、７…コンデンサ ８…第１の差動増幅回路の負入力端子 ９…第１の信号出力端子 10…リファレンス電圧源 11…第２の信号出力端子 14…負荷抵抗
Claims (1)
- 【請求項１】正入力端子を正のリファレンス電圧源に接
続し、負入力端子及び第１の信号出力端子をそれぞれ外
部端子とした第１の差動増幅回路と、 正入力端子を前記正のリファレンス電圧源に接続し、第
２の信号出力端子を外部端子とした第２の差動増幅回路
と、 前記第２の差動増幅回路の負入力端子と前記第１の信号
出力端子との間に接続された第１の抵抗と、 前記第２の差動増幅回路の負入力端子と前記第２の信号
出力端子との間に接続された第２の抵抗とを半導体集積
回路内に集積化し、 前記第１の信号出力端子と前記第２の信号出力端子との
間に負荷抵抗を外部接続し、 前記第１の差動増幅回路の前記負入力端子と前記第１の
信号出力端子との間ならびに前記第１の差動増幅回路の
前記負入力端子と信号入力端子との間に抵抗とコンデン
サの並列回路をそれぞれ外部接続したことを特徴とする
電圧増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013648A JP2532641B2 (ja) | 1989-01-23 | 1989-01-23 | 電圧増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013648A JP2532641B2 (ja) | 1989-01-23 | 1989-01-23 | 電圧増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194710A JPH02194710A (ja) | 1990-08-01 |
| JP2532641B2 true JP2532641B2 (ja) | 1996-09-11 |
Family
ID=11839047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013648A Expired - Lifetime JP2532641B2 (ja) | 1989-01-23 | 1989-01-23 | 電圧増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532641B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115721U (ja) * | 1981-12-17 | 1982-07-17 |
-
1989
- 1989-01-23 JP JP1013648A patent/JP2532641B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02194710A (ja) | 1990-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 13 |