JPS62195911A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は発振回路に関するもので、たとえば、制御電
圧に応じてその発振周波数が変化する電圧制御型発振回
路に利用して有効な技術に関するものである。

〔従来の技術〕

電圧制御型発振回路については、たとえば特開昭５２−
１２３８５１公報に記載されている。

第・１図には、上記公報に記載された電圧制御型発振回
路の回路図が示されている。図において、発（膜回路は
ＰチャンネルＭＯ３ＦＥＴＱ１５およびＮ＋＋　ンネル
ＭＯＳ　Ｆ　Ｅ’ｌ”Ｑ　ｌ　６　ニより成る０ＭＯ３
（相補型ＭＯ３）インバータ回路と、インバータ回路Ｉ
Ｖ５を構成するＣ　Ｍ　（’ｌ　Ｓのゲート容量等から
なる負荷容量ｃｏ’およびインバータ回路ＩＶ５、ＩＶ
６とにより構成されるリングオシレータ回路を基本とし
ている。すなわち、初段のＣＭＯＳインバータ回路を構
成するＰチャンネルＭＯ５ＦＥＴＱＩ　５およびＮチャ
ンネルＭｏ５ＦＥＴＱ１６のゲートに最終段のインバー
タ回路■■６の出力がフィードハックされることで、こ
れらの３個のインバータ回路はリング状に接続される。

初段のＣＭ　ＯＳインバータ回路の出力、すなわちノー
ドＮ１″の４位はＰ７−ヤンネルＭＯ３ＦＥＴＱ１５の
オン状態において、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ１４およ
びＱ１５を介して負荷容量Ｃｏ’　が電源電圧■ｒｌｏ
によって充電されることで徐々にハイレベルとなる。こ
のハイＶベルの信号はインバータ回路ＩＶ５およびＩ　
Ｖ　６　ニよ／）遅延されＭＯ３ＦＥＴＱ１５およびＱ
１６のゲートに帰還されろ。

これにより、ＰＡ　Ｏ、’：＋　Ｆ　Ｅ　′；”Ｑｉ５
はオフ状態となり、ＭＯ３ＦＹシ゛Ｔ’Ｑｉ６がオン状
態となって、充電動作が停止するとともにＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｉ　（ｉおよびＱ１７を介して負荷容量
（、ｏ　’　の放電が開始される。ノードＮ１゛の電位
がロジックスレッショルド電圧より低いローレベルとな
ると、このローレベルの信号はインバータ回路ＩＶ５お
よび工■６により遅延され、ＭＯＳＦＥＴＱＩ　５およ
びＱ１６のゲートに帰還される。これにより、ＭＯＳＦ
ＥＴＱ１６がオフ状態に、またＭＯ３ＦＥＴＱ１５がオ
ン状態となって再び負荷容ｆｌｃｏ’　の充電を開始す
る。このような充放電動作を繰り返すことにより、発振
動作が行われる。この発（辰周波数は、負荷容量Ｃｏ’
　の容量値と充電用電流源として働くＰナヤンネルＭＯ
３ＦＥＴＱＩ　４の電流値と放電用電流源として働くＮ
チャンネルＭＯ３ＦＥＴＱＩＴの電流（直およびインパ
ーク回路Ｉ■５およびＩＶ６の遅延時間とにより決まる
周波数となる。上記電流源の電流値は、入力制御電圧Ｖ
ｉｎがＮチャンネルＭＯＳＦＥＴＱＩ　３およびＱ１７
のゲートに入力され、またＭＯＳ　Ｆ　ＥＴＱ１３のド
レイン電流が、電流ミラーを形成するＰチャンネルＭＯ
Ｓ　Ｆ　Ｅ”Ｉ’Ｑ　ｌ　２を介してＰチャンネルＭＯ
ＳＦＥＴＱ１４に投↓されることで、入力電圧Ｖｉｎに
応じた変化を呈する。これにより、上記回路は、入力制
御電圧Ｖｔｎによりその発振周波数が制御される電圧制
御型発（膜回路としての機能を持つ。

〔発明が解決しようとする問題点〕

上記従来の電圧制御型発振回路には次に示す問題点があ
ることが本発明者等によって明らかになっ゛た。すなわ
ち、発振回路の発振周波数が比較的高くなると、負荷容
量Ｃｏの容量値が小さくなり、相対的にリングオシレー
タの初段のＣＭＯＳインバータ回路を構成するＰチャン
ネルＭＯ３ＦＥＴＱ１５およびＮチャンネルＭＯＳＦＥ
ＴＱＩ　Ｇの共通接続されたゲート・ドレイン間に存在
する寄生容量Ｃｓの影響が無視できないものとなる。す
なわち、ノードＮ１°　と最終段のインバータ回路の出
力端子とがこの寄生容１Ｊｃｓを介して交流的に結合さ
れることにより、電圧制御型発振回路としての発振周波
数の変動幅が抑えられるものである。このことは、発振
周波数の安定度から見ると好ましいことではあるが、半
導体集積回路化に伴い、回路素子のプロセスバラツキ等
が大きくなることにより、所望の周波数が得られないこ
とが生じる。

この発明の目的は、簡単な回路構成でしかも比較的高い
周波数帯で比較的大きな発振周波数の制′御範囲を有す
る電圧制御型発振回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
負荷容量に対し断続的に充電あるいは放電を行う電流源
を、出力電圧に応じて充電経路あるいは放電経路を断続
的に形成するスイッチ手段と負荷容量との間に設け、あ
るいは、負荷容量に充電を行う充電用の電流源と負荷容
量の間の充電経路を形成するためのスイッチ手段を設け
ず、充電用の電流源よりも大きな値の電流を流し、充電
用の電流源との電流差によって負荷容量を断続的に放電
するための放電用の電流源を、放電経路を形成するため
のスイッチ手段と負荷容量との間に設けるものである。

〔作　　用〕

上記した手段によれば、スイッチ手段と負荷容量との間
に、等価的に無限大のインピーダンスを有する電流源が
設けられることで、スイッチ手段としてのＭＯＳ　Ｆ　
ＥＴのゲート・ドレイン間容量等の寄生容量による負荷
容量と最終段のインバータ回路の出力との交流的結合が
なくなるため、比較的高い周波数帯で比較的大きな発振
周波数の制御範囲を有する電圧制御型発振回路が実現で
きるものである。

〔実施例〕

第１図には、この発明を通用した電圧制御型発振回路の
一実施例となる回路図が示されている。

同図の各回路素子は、公知のＣＭＯ３（相補型ＭＯ３）
集積回路の製造技術によって、１個の単結晶シリコンの
ような半導体基板上において形成される。同図において
ＰチャンネルＭＯ３ＦＥＴは、そのソースに矢印が付加
されてることにより、ＮチャンネルＭＯＳＦＥＴと区別
される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域およびソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
ＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｄ　基Ｆｉゲグーを構
成する。ＰチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートす
なわちＮ型ウェル領域は、第１図の電源端子ＶＯＤに結
合される。

第１図の実施例では、充電用の電流源による充電経路を
形成するためのスイッチＭＯＳ　Ｆ　ＥＴは設けられず
、発振回路の動作状態において、常時充電用電流源によ
る電流が供給される。一方、放電用の電流源は充電用電
流源の約２倍の大きさの電流を流すように設計され、出
力端子の電圧に応じて断続的に放電経路を形成するスイ
ッチＭＯ３ＦＥ′ｒと負荷容量との間に設けられる。

同図において、ノードＮ１に結合された、たとえばイン
バータ回路ＩＶＩを構成するＣＭＯ３のゲート間容量と
して得られる負荷容量ｃｏの他の一方は接地電位Ｖｓｓ
に結合される。そのソースが電ｄＩＡ電圧ＶＤＤに結合
されたＰチャンネルＭＯ３ＦＥ　ｉ’　Ｑ　５は、その
ドレインがノードＮ１に結合され、負荷容量Ｃｏに充電
を行う電流源として働く。

ＭＯ３ＦＥＴＱ５のゲートはＰチャンネルＭＯ３ＦＥＴ
ＱＩのゲートと共通接続されることで電流ミラー形態と
され、そのソース・ドレイン電流はＭＯＳＦＥＴＱＩの
ソース・ドレイン電流により制御される。Ｐチャンネル
ＭＯ３ＦＥＴＱＩのソースは電源電圧ＶＯＯに結合され
、そのドレインはＰチャンネルＭＯ３ＦＥＴＱ２のソー
スに結合される。ＭＯＳ　Ｆ　ＥＴＱ　２はそのゲート
とドレインが共通に接続されダイオード形態とされるこ
とにより、レベルシフト用として働く。ＭＯＳ　Ｆ　Ｅ
ＴＱ２のゲートおよびドレインはＮチャンネルＭＯ３Ｆ
ＥＴＱ３およびＱ４の共通接続されたドレインに結合さ
れ、ＭＯ３ＦＥＴＱ３およびＱ４のソースは接地電位Ｖ
ｓｓに結合される。ＭＯ５ＦＥＴＱ３のゲートには、た
とえばＰＬＬ　（フェーズ・口・７クド・ループ）回路
等における位相差検出回路の検出出力をＬＰＦ　（ロー
・パス・フィルタ）に通して得られるような入力制御電
圧Ｖｉｎが供給される。また、ＭＯ３ＦＥＴＱ４のゲー
トには、入力制御電圧Ｖｉｎが入力されない時にも、自
走発振動作を行うようにするため、バイアス電圧■ｂが
供給される。ＭＯ３ＦＥＴＱ３およびＱ４のドレイン電
流値が入力制御電圧Ｖｉｎおよびバイアス電圧ｖｂによ
り決まることにより、それらの合成電流を流すＭＯ３Ｆ
ＥＴＱＩのソース・ドレイン電流が決まり、これにより
、ＭＯＳ　Ｆ　ＥＴＱｌと電流ミラー形態とされたＭＯ
３ＦＥＴＱ５、すなわち充電用電流源の電流値が決まる
。

一方、負荷容量ＣＯが結合されるノードＮ１には、もう
一つの放電用の電流源を構成するＮチャンネルＭＯ３Ｆ
ＥＴＱ６とＱ７のドレインが共通に結合される。これら
のＭＯ３ＦＥＴＱ６およびＱ７のゲートには、充電用の
電流源を制御するＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３およびＱ
４の場合と同様に、人力制御電圧Ｖｉｎおよびバイアス
電圧ｖｂがそれぞれ供給される。これにより、負荷容量
ＣＯの放電時の電流値を決めるＭＯ３ＦＥＴＱ６および
Ｑ７のドレイン電流が制御される。ＭＯ３ＦＥＴＱ６お
よびＱ７のソースはそのゲートに最終段のインバータ回
路の出力を受けるスイッチ用ＮチャンネルＭＯ３ＦＥＴ
Ｑ８のドレインに結合され、このＭＯ３ＦＥＴＱ８のソ
ースは接地電位Ｖｓｓに結合される。ＭＯ３ＦＥＴＱ８
は最終段のインバータ回路の出力電圧、すなわち出力端
子Ｖｏｕｔの電圧がハイレベルの時オン状態となり、Ｍ
Ｏ３ＦＥＴＱ６およびＱ７を介した負荷容量Ｃｏの放電
経路を形成する。

負荷容量ｃｏが結合されるノードＮ１には、その電位を
ロジックスレッショルド電圧により判定して後段に適当
な遅延時間をもって伝えるインバータ回路ＩＶＩおよび
ＩＶ２が直列に接続され、インバータ回路ＩＶ２の出力
はスイッチＭＯ３ＦＥＴＱ８のゲートに供給されるとと
もに、この発振回路の出力信号として出力端子Ｖｏｕｔ
から外部に出力される。

第２図には、上記電圧制御型発振回路の動作タイミング
図が示されている。図に示すように、負荷容ＱＣｏが結
合されるノードＮ１の電位は、ＰチャンネルＭＯ３ＦＥ
ＴＱ５により構成される電流源によって充電される。す
なわち、ノードＮ１の電位がインバータ回路ＩＶＩのロ
ジックスレッショルド電圧Ｖｌｔｈよりも低いローレベ
ルであると、インバータ回路ＩＶＩの出力はハイレベル
、インバータ回路ＩＶ２の出力は接地電位のようなロー
レベルとなり、放電用の回路を形成するＭＯ３Ｆ　Ｅ　
’Ｔ”　Ｑ　８はオフ状態となり、ＭＯＳ　Ｆ　ＥＴＱ
６およびＱ７による放電回路は形成されない。したがっ
て、負荷容量ＣｏはＭＯ３ＦＥＴＱ５から供給される電
流により充電され、ノードＮ１の電位は徐々に上昇する
。ここで、前述のように、ＭＯ３ＦＥＴＱ５による充電
電流の値はＭＯ３ＦＥＴＱ３およびＭＯ３ＦＥＴＱ４の
ゲートに供給される入力制御電圧Ｖｉｎおよびバイアス
電圧ｖｂにより制御される。

ノードＮ１の電位が、インバータ回路ＩＶＩのロジック
スレッショルド電圧Ｖｌｔｈに達するとインバータ回路
ＩＶＩの出力は反転し、ハイレベルからローレベルとな
る。これを受けてインバータ回路ＩＶ２の出力、すなわ
ち出方端子Ｖｏｕｔの電圧がローレベルからハイレベル
に反転する。これにより、スイッチＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　８がオン状態となり、ＭＯ３ＦＥＴＱ６および
Ｑ７による放電経路が形成される。前述のように、ＭＯ
３ＦＥＴＱ６およびＱ７による放電電流の値は入力制御
電圧Ｖ　ｉ　ｎおよびバイアス電圧ｖｂにより制御され
、その電流値はたとえばＭＯＳ　Ｆ　ＥＴＱ　５による
充電電流の約２倍に設定されているため、ノードＮ１の
電位はその絶対値が充電時と同しような傾斜で徐々に低
下する。

ノードＮ１の電位が、インパーク回路ｆＶ１のロジンク
スレソショルド電圧Ｖｌｔｈ以下に下がると、インバー
タ回路ＩＶＩの出力はローレベルからハイレベルに戻り
、続いてインバータ回路ＩＶ２の出力がハイレベルから
ローレベルとなる。これにより、スイッチＭＯＳ　Ｆ　
ＥＴＱ　Ｂはオフ状態となり、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　６およびＱ７による放電経路が断たれる。負荷容量
Ｃｏは再びＭＯＳＦＥＴＱ５により充電を開始され、以
上の動作を繰り返すことで発振が行われる。

この発振回路の発振周波数は負荷容量Ｃｏの充放電時間
、すなわち充電用電流源を構成するＭＯＳ　ＦＥ　Ｔ　
Ｑ　５の充１！電流の値と放電用電流源を構成するＭＯ
ＳＦＥＴＱ６およびＱ７の放ｉｅ電流の値およびインバ
ータ回路■■１、ＩＶ２による遅延時間によって決まる
。前述のように、これらの電流値は入力制御電圧Ｖｉｎ
およびバイアス電圧ｖｂにより制御されるため、上記回
路は電圧制御型発振回路としての機能を有するものであ
る。また、上記回路は高集積化されているにもかかわら
ず、充電経路を形成するためのスイッチＭＯ３ＦＥＴが
設けられず、また等価的に無限大のインピーダンスを有
する放電用の電流源が放電経路を形成するためのスイッ
チＭＯＳ　Ｆ　ＥＴとノードＮ１の間に設けられている
ため、ノードＮ１と最終段のインバータ回路ＩＶ２の出
力とがスイッチＭＯ５ＦＥＴのゲート・ドレイン間容量
等の寄生容量により交流結合される経路が断たれている
。したがって、比較的高い周波数帯で比較的大きな発振
周波数の制御範囲を持つ発振回路を実現することができ
る。

以上の本実施例に示されるように、この発明を電圧制御
型発振回路に適用した場合、次のような効果が得られる
。すなわち、 （１１負荷容量に対し断続的に充電あるいは放電を行う
電流源と、それぞれの電流源に対応する電源電圧との間
に、出力電圧に応じて充電経路あるいは放電経路を形成
するスイッチ手段を設け、言い換えるならば、断続的に
充電経路あるいは放電経路を形成するためのスイッチ手
段と負荷容量の間に等価的に無限大のインピーダンスを
有する充電用あるいは放電用の電流源を設けることで、
スイッチ手段としてのＭＯＳＦＥＴのゲート・ドレイン
間容量等の寄生容量による負荷容量と最終段のインバー
タ回路の出力との交流的結合がなくなるため、比較的高
い周波数帯で比較的大きな発振周波数の制御範囲を有す
る電圧制御型発振回路が実現できるという効果が得られ
る。

（２）負荷容量に充電を行う充電用の電流源と負荷容量
の間の充電経路を形成するためのスイッチＭＯ３ＦＥＴ
を設けず、充電用の電流源よりも大きな値の電流を流し
、充電用の電流源との電流差によって負荷容量を断続的
に放電するための放電用の電流源を、放電経路を形成す
るためのスイッチ手段と負荷容量との間に設けることで
、スイッチ手段としてのＭＯＳＦＥＴのグー１−・ドレ
イン間容量等の寄生容量による負荷容量とＭ終段のイン
バータ回路の出力との交流結合がなくなるため、比較的
高い周波数帯で比較的大きな発振周波数の制御範囲を有
する電圧制御型発振回路が実現できるという効果が得ら
れる。

（３）上記（１）項および（２）項により、半導体集積
回路化により、回路素子のプロセスバラツキ等によって
回路定数が変化しても、発振周波数の制御範囲が広いた
め、必要とする周波数を確実に得ることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、発儂回路を
第３図に示すような構成としてもよい。すなわち、入力
制御電圧Ｖｉｎによりその電流値が制御さｈる充電用電
流源ＩＳｌおよび放電用電流源１５２を負荷容Ｆｉｌ　
ｅ　ｏが結合されるノードＮ１に結合し、上記各電流源
と電源電圧ＶＤＤあるいは回路の接地電位との間に、そ
れぞれ充電経路あるいは放電経路を断続的に形成するた
めのＰチャンネルＭｏ　Ｓ　Ｆ　Ｅ′ｒ”Ｑ　１０　。

ＮチャンネルＭＯＳＦＥＴＱＩＩを設ける構成としても
よい。

また、第１図においては、充電用の電流源を常時ノード
Ｎｌに接続し、放電用の電流源は最終段のインバータ回
路ＩＶ２の出力がハイレベルの時スイッチＭ　ＯＳ　Ｆ
　Ｅ　Ｔをオン状態とすることで放電経路を形成したが
、これと逆に、放電用の電流源を常時ノードＮ１に接続
し、最終段のインバータ回路の出力に応じてＷＩ３Ｎ的
に充電経路を形成するスイッチＭＯＳＦＥＴと負荷容量
（ノードＮ１）との間に充電用の電流源を設けるもので
あってもよい。この場合、充電用の電流源の電流値は放
電用の電流源の電流値の約２倍とすればよい。また、第
１図のＮチャンネルＭＯ３ＦＥＴＱ６およびＣ７により
構成される放電用の電流源は、同様に入力制御電圧Ｖｉ
ｎおよびバイアス電圧ｖｂによりそのソース・ドレイン
電流が制御されるＰチャンネルＭＯ３ＦＥＴＱＩと電流
ミラー形態により結合される複数段のＭＯＳ　Ｆ　ＥＴ
を介してそのソース・ドレイン電流が制御される一つの
ＭＯＳＦＥＴであってもよい。さらに、充電用電流源お
よび放電用電流源は、どちらか一方だけが入力制御電圧
Ｖ　ｉ　ｎおよびバイアス電圧ｖｂによって制御される
ものであってもよい。インバータ回路の段数や電流ミラ
ー回路の構成等、具体的な回路構成は種々の実施形態を
採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＬＬ回路の電圧制
御型発振回路に通用した場合について説明したが、それ
に限定されるものではなく、たとえば、各種のＣ０ＤＥ
Ｃや制御回路等における電圧制御型発振回路や単一周波
数の発振回路として広く通用できる。本発明は、少なく
とも？！１ｌｉａな回路構成の発振回路を必要とする各
種の装置に通用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、負荷容量に対し断続的に充電あるいは放
電を行う電流源を、出力電圧に応じて充電経路あるいは
放電経路を断続的に形成するスイッチ手段と負荷容量と
の間に設け、あるいは、負荷容量に充電を行う充電用の
電流源と負荷容量の間の充電経路を形成するためのスイ
ッチＭＯＳ　Ｆ　ＥＴを設けず、充電用の電流源よりも
大きな直の電流を流し、充電用の電流源との電流差によ
って負荷容量を断続的に放電するための放電用の電流源
を、放電経路を形成するためのスイッチ手段と負荷容量
との間に設けることで、スイッチ手段としてのＭＯＳＦ
ＥＴのゲート・ドレイン間容量等の寄生容量による負ｔ
ｉ容門と最終段のインバータ回路の出力との交流結合が
なくなるため、比較的高い周波数帯で比較的大きな発振
周波数の制御範囲を有する電圧制御型発振回路が実現で
き、半導体！ａ積Ｉ１２回路化により、回路素子のプロ
セスバラツキ等によって回路定数か変化しても、必要と
する周波数が確実に得られる発振回路を実現できるもの
である。

【図面の簡単な説明】

第１図は、この発明が適用された電圧制御型発振回路の
−・実施例を示す回路図、 第２図は、第１図の電圧制御型発振回路の動作タイミン
グ図、 第３図は、この発明が適用された電圧制御型発振回路の
もう一つの実施例を示す回路図、第４図は、従来の電圧
制御型発）辰回路の一例を示す回路図である。 Ｃｏ−Ｃｏ’　　・・・負荷容量、Ｃｓ・・・寄生容量
、Ｑｌ、Ｃ２、Ｃ５、ＱＩＯ１Ｑ１２、Ｑｌ４、Ｑｌ５
・・・ＰチャンネルＭｏｓト’ＥＴ、Ｃ３、Ｃ４、Ｑ６
〜ＱＢ、Ｑｌｌ、Ｃ１３、Ｑｌ６、Ｑ１？・・・Ｎチャ
ンネルＭＯ３ＦＥＴ’、ＩＶＩ　〜■Ｖ６−　・・−（
ンバータ回路、ＩｓＩ・ＩＳ２・・・電流源、Ｎｌ　・
　・　・接続ノード。 代理人弁理士　小川　勝馬″７＼ 、　　） 第１ｒＩＡ Ｖｓｓ 第２図 −−−−−−−−−Ｖｏ。 第Ｂ　図 第４図

Claims (1)

1. 【特許請求の範囲】 １、ノードＮ１と第１の電源電圧との間に結合された負
   荷容量と、ノードＮ１と第２の電源電圧との間にあって
   、上記負荷容量を断続的に充電する第１の電流源と、ノ
   ードＮ１と第１の電源電圧との間にあって、上記負荷容
   量を断続的に放電する第２の電流源と、ノードＮ１と出
   力端子との間に設けられた直列形態の偶数個のインバー
   タ回路と、上記第１の電流源と上記第２の電源電圧との
   間にあって、上記出力端子の出力電圧に応じて断続的に
   充電経路を形成する第１のスイッチ手段と、上記第２の
   電流源と上記第１の電源電圧との間にあって、上記出力
   端子の出力電圧に応じて断続的に放電経路を形成する第
   ２のスイッチ手段とを含むことを特徴とする発振回路。 ２、ノードＮ１と第１の電源電圧との間に結合された負
   荷容量と、ノートＮ１と第２の電源電圧との間にあって
   、上記負荷容量を継続的に充電する第１の電流源と、ノ
   ードＮ１と第１の電源電圧との間にあって、上記第１の
   電流源より大きな値の電流を流し、上記第１の電流源と
   の電流差によって、上記負荷容量を断続的に放電する第
   ２の電流源と、ノードＮ１と出力端子との間に設けられ
   た直列形態の偶数個のインバータ回路と、上記第２の電
   流源と上記第１の電源電圧との間にあって、上記出力端
   子の出力電圧に応じて断続的に放電経路を形成するスイ
   ッチ手段とを含むことを特徴とする発振回路。 ３、上記第１の電流源および上記第２の電流源は、制御
   電圧に応じてその電流値が変化するものであり、上記発
   振回路は上記第１および第２の電流源の電流値、言い換
   えると上記制御電圧の変化に応じてその発振周波数が変
   化するものであることを特徴とする特許請求の範囲第１
   項または第２項記載の発振回路。 ４、上記第１および第２の電流源は、そのゲートに上記
   制御電圧を受ける第１のＭＯＳＦＥＴと、そのゲートに
   バイアス電圧を受ける第２のＭＯＳＦＥＴとをそれぞれ
   含むものであることを特徴とする特許請求の範囲第１項
   、第２項または第３項記載の発振回路。