JPH01238211A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01238211A JPH01238211A JP63064807A JP6480788A JPH01238211A JP H01238211 A JPH01238211 A JP H01238211A JP 63064807 A JP63064807 A JP 63064807A JP 6480788 A JP6480788 A JP 6480788A JP H01238211 A JPH01238211 A JP H01238211A
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- amplifier circuit
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- 239000003990 capacitor Substances 0.000 claims abstract description 5
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えばアナロ
グ回路とディジタル回路とが混在して設けられる半導体
集積回路装置におけるテスティング技術に利用して有効
な技術に関するものである。
グ回路とディジタル回路とが混在して設けられる半導体
集積回路装置におけるテスティング技術に利用して有効
な技術に関するものである。
例えば、ＶＴＲ（ビディオ・テープ・レコーダ）用の半
導体集積回路装置では映像信号等を処理するためのアナ
ログ回路と同期回路やタイミング回路等のディジタル回
路とを混在して構成したものがある。このような半導体
集積回路装置に関しては、例えば■日立製作所昭和５７
年１０月発行「セミコンダクタ データブック 民生用
■ＣＪ （ＨＡ１１７２７）がある。
導体集積回路装置では映像信号等を処理するためのアナ
ログ回路と同期回路やタイミング回路等のディジタル回
路とを混在して構成したものがある。このような半導体
集積回路装置に関しては、例えば■日立製作所昭和５７
年１０月発行「セミコンダクタ データブック 民生用
■ＣＪ （ＨＡ１１７２７）がある。
上記のような半導体集積回路装置において、ディジタル
回路にアナログ回路を通して信号が供給される場合、ア
ナログ増幅回路に周波数帯域制限がされていると、上記
ディジタル回路のテスティングのためのテストパターン
が上記周波数帯域制限により低速でしか入力できない。
回路にアナログ回路を通して信号が供給される場合、ア
ナログ増幅回路に周波数帯域制限がされていると、上記
ディジタル回路のテスティングのためのテストパターン
が上記周波数帯域制限により低速でしか入力できない。
したがって、上記ディジタル回路がカウンタ回路等を持
つような場合、テスト時間が非常に長くなってしまう。
つような場合、テスト時間が非常に長くなってしまう。
そこで、テストパターンを高速に入力するためにテスト
用の端子を設けてスイッチ回路で切り換えることが考え
られるが、この場合には外部端子数が増大してしまうと
ともに、アナログ回路のテストができなくなってしまう
。また、外部端子数の増大を防止するために、スイッチ
回路により、テスト時にアナログ回路をバイパスさせて
テストパターンを入力することが考えられる。しかしな
がら、この場合にはアナログ回路がテストの対象から除
外されてしまいその不良検出ができない。
用の端子を設けてスイッチ回路で切り換えることが考え
られるが、この場合には外部端子数が増大してしまうと
ともに、アナログ回路のテストができなくなってしまう
。また、外部端子数の増大を防止するために、スイッチ
回路により、テスト時にアナログ回路をバイパスさせて
テストパターンを入力することが考えられる。しかしな
がら、この場合にはアナログ回路がテストの対象から除
外されてしまいその不良検出ができない。
この発明は、高信頼性のもとに高速テストを可能にした
半導体集積回路装置を提供することにある。
半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、アナログ増幅回路の周波数特性をスイッチ手
段により選択的に切り換えを可能にして、ディジタル回
路の入力信号を供給するか又はディジタル回路からの出
力信号を外部に送出させるようにする。
段により選択的に切り換えを可能にして、ディジタル回
路の入力信号を供給するか又はディジタル回路からの出
力信号を外部に送出させるようにする。
上記した手段によれば、テスティングのときには、スイ
ッチ手段によりアナログ増幅回路の周波数帯域を広くす
ることにより、高周波数帯域までの信号伝達が可能にな
るから、高速なテストパターンの入力を実現できる。
ッチ手段によりアナログ増幅回路の周波数帯域を広くす
ることにより、高周波数帯域までの信号伝達が可能にな
るから、高速なテストパターンの入力を実現できる。
第１図には、この発明の一実施例の要部回路図が示され
ている。同図の各回路素子及び回路ブロックは、公知の
ＣＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、特に制限されないが、１個の単結晶シリコンのような
半導体基板上において形成される。同図において、チャ
ンネル（バックゲート）部に矢印が付加されたＭＯＳＦ
ＥＴはＰチャンネル型である。
ている。同図の各回路素子及び回路ブロックは、公知の
ＣＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、特に制限されないが、１個の単結晶シリコンのような
半導体基板上において形成される。同図において、チャ
ンネル（バックゲート）部に矢印が付加されたＭＯＳＦ
ＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ Ｆ ＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳ Ｆ ＥＴの基板ゲートを構成する。
のＰチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳ Ｆ ＥＴの基板ゲートを構成する。
Ｎチャンネル型の差動増幅ＭＯ３ＦＥＴＱ４゜Ｑ５の共
通ソースと回路の接地電位点との間には、バイアス電流
を流すＭＯ３ＦＥＴＱ８及びＱ９が設けられる。上記差
動増幅ＭＯ３ＦＥＴＱ４．Ｑ５のドレインには、電流ミ
ラー形態のＰチャンネルＭＯＳＦＥＴＱ６．Ｑ７からな
るアクティブ負荷回路が設けられる。
通ソースと回路の接地電位点との間には、バイアス電流
を流すＭＯ３ＦＥＴＱ８及びＱ９が設けられる。上記差
動増幅ＭＯ３ＦＥＴＱ４．Ｑ５のドレインには、電流ミ
ラー形態のＰチャンネルＭＯＳＦＥＴＱ６．Ｑ７からな
るアクティブ負荷回路が設けられる。
上記差動増幅ＭＯ３ＦＥＴＱ４のゲートは、非反転入力
（＋）として、入力端子Ｐがらの入力信号Ｖｉｎが供給
される。他方の増幅ＭＯ３ＦＥＴＱ５のゲートは、反転
入力端子（−）とされ、後述するような利得設定のため
の帰還入力端子とされる。
（＋）として、入力端子Ｐがらの入力信号Ｖｉｎが供給
される。他方の増幅ＭＯ３ＦＥＴＱ５のゲートは、反転
入力端子（−）とされ、後述するような利得設定のため
の帰還入力端子とされる。
上記差動増幅回路の出力信号は、ＭＯＳ Ｆ ＥＴＱ４
とＱ６の共通化されたドレインがら得られ、Ｎチャンネ
ル型のソースフォロワＭＯ３ＦＥＴＱ１０のゲート及び
Ｐチャンネル型の出力ＭＯ５ＦＥＴＱ１２のゲートに供
給される。上記ソースフォロワＭＯ３ＦＥＴＱＩＯのソ
ースには、バイアス電流を流す定電流Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ １１が設けられる。上記ソースフォロワＭＯ
３ＦＥＴＱＩＯの出力信号は、上記Ｐチャンネル型の出
力ＭＯＳＦＥＴＱ１２とコンプリメンタリプッシュプル
形成にされたＮチャンネル型の出力ＭＯ３ＦＥＴＱＩ３
のゲートに供給される。
とＱ６の共通化されたドレインがら得られ、Ｎチャンネ
ル型のソースフォロワＭＯ３ＦＥＴＱ１０のゲート及び
Ｐチャンネル型の出力ＭＯ５ＦＥＴＱ１２のゲートに供
給される。上記ソースフォロワＭＯ３ＦＥＴＱＩＯのソ
ースには、バイアス電流を流す定電流Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ １１が設けられる。上記ソースフォロワＭＯ
３ＦＥＴＱＩＯの出力信号は、上記Ｐチャンネル型の出
力ＭＯＳＦＥＴＱ１２とコンプリメンタリプッシュプル
形成にされたＮチャンネル型の出力ＭＯ３ＦＥＴＱＩ３
のゲートに供給される。
上記出力ＭＯ３ＦＥＴＱ１２とＱ１３の共通化されたド
レインから得られる出力信号Ｖｏｕｔは、特に制限され
ないが、ＣＭＯ３回路からなるディジタル回路ＬＯＧに
供給される。
レインから得られる出力信号Ｖｏｕｔは、特に制限され
ないが、ＣＭＯ３回路からなるディジタル回路ＬＯＧに
供給される。
上記のようなアナログ増幅回路のバイアス電流を形成す
るＭＯＳＦＥＴＱＢ及びＱｌｌは、特に制限されないが
、次のバイアス回路により動作させられる。すなわち、
直列形態にされたＰチャンネルＭＯ３ＦＥＴＱＩとＮチ
ャンネルＭＯＳ Ｆ ＥＴＱ２及びＱ３により、バイア
ス電流が形成される。上記ＭＯ３ＦＥＴＱＩとＱ２のゲ
ートは、共通接続されたドレインに結合される。ＭＯ３
ＦＥＴＱ３はダイオード形態にされ、上記ＭＯ３ＦＥＴ
Ｑ８及びＱｌｌと電流ミラー接続されることによって、
上記バイアス回路で形成したバイアス電流がＭＯ３ＦＥ
ＴＱ３とＱ８及びＱｌｌの面積比に従って流れるように
される。
るＭＯＳＦＥＴＱＢ及びＱｌｌは、特に制限されないが
、次のバイアス回路により動作させられる。すなわち、
直列形態にされたＰチャンネルＭＯ３ＦＥＴＱＩとＮチ
ャンネルＭＯＳ Ｆ ＥＴＱ２及びＱ３により、バイア
ス電流が形成される。上記ＭＯ３ＦＥＴＱＩとＱ２のゲ
ートは、共通接続されたドレインに結合される。ＭＯ３
ＦＥＴＱ３はダイオード形態にされ、上記ＭＯ３ＦＥＴ
Ｑ８及びＱｌｌと電流ミラー接続されることによって、
上記バイアス回路で形成したバイアス電流がＭＯ３ＦＥ
ＴＱ３とＱ８及びＱｌｌの面積比に従って流れるように
される。
この実施例では、アナログ増幅回路の安定化等のために
、差動増幅回路の出力部とプッシュプル出力回路の入力
との間に位相補償用のキャパシタＣ及びスイッチＳ１が
設けられる。上記スイッチ３１は、後述するようなテス
ティング機能に設けられるものであるが、抵抗素子とし
ても作用させられる。これにより、出力信号ＶｏｕｔＯ
高周波数成分が負帰還させられるという位相補償動作が
行われる。
、差動増幅回路の出力部とプッシュプル出力回路の入力
との間に位相補償用のキャパシタＣ及びスイッチＳ１が
設けられる。上記スイッチ３１は、後述するようなテス
ティング機能に設けられるものであるが、抵抗素子とし
ても作用させられる。これにより、出力信号ＶｏｕｔＯ
高周波数成分が負帰還させられるという位相補償動作が
行われる。
また、上記反転入力（−）である差動増幅ＭＯ３ＦＥＴ
Ｑ５のゲートと、上記プッシュプル出力回路の出力との
間には、抵抗Ｒ１とＲ２からなる利得設定用の帰還回路
が設けられる。すなわち、抵抗Ｒ１は、後述するような
テスティングのために設けられるスイッチＳ２を介して
、上記出力信号Ｖｏｕｔを反転入力（−）であるＭＯＳ
ＦＥＴＱ５のゲートに伝える。抵抗Ｒ２は、ＭＯＳＦＥ
ＴＱＢのゲートと回路の交流的接地点（所望のバイアス
電圧Ｖｒ）との間に設けられる。これにより、抵抗Ｒ１
とＲ２との抵抗比により帰還率が設定され利得の設定が
行われる。
Ｑ５のゲートと、上記プッシュプル出力回路の出力との
間には、抵抗Ｒ１とＲ２からなる利得設定用の帰還回路
が設けられる。すなわち、抵抗Ｒ１は、後述するような
テスティングのために設けられるスイッチＳ２を介して
、上記出力信号Ｖｏｕｔを反転入力（−）であるＭＯＳ
ＦＥＴＱ５のゲートに伝える。抵抗Ｒ２は、ＭＯＳＦＥ
ＴＱＢのゲートと回路の交流的接地点（所望のバイアス
電圧Ｖｒ）との間に設けられる。これにより、抵抗Ｒ１
とＲ２との抵抗比により帰還率が設定され利得の設定が
行われる。
上記スイッチＳ１と８２は、第２図に示すように、Ｎチ
ャンネルＭＯ３ＦＥＴＱ１４とＰチャンネルＭＯＳＦＥ
ＴＱ１５とが並列形態に構成されてなる、いわゆるＣＭ
ＯＳアナログスイッチ回路からなる。スイッチ３１．３
２の制御端子Ｃは、ＮチャンネルＭＯ３ＦＥＴＱＩ ４
のゲートに結合され、ＣＭＯＳインバータ回路Ｎ２を通
してＰチャンネルＭＯ３ＦＥＴＱＩ ５のゲートに結合
される。これにより、制御端子Ｃに供給される制御信号
がハイレベルのとき、ＮチャンネルＭＯ３ＦＥＴＱ１４
とＰチャンネルＭＯ３ＦＥＴＱＩ ５が共にオン状態に
なり、ロウレベルのとき上記ＭＯ３ＦＥＴＱＩ ４とＱ
１５が共にオフ状態になる。
ャンネルＭＯ３ＦＥＴＱ１４とＰチャンネルＭＯＳＦＥ
ＴＱ１５とが並列形態に構成されてなる、いわゆるＣＭ
ＯＳアナログスイッチ回路からなる。スイッチ３１．３
２の制御端子Ｃは、ＮチャンネルＭＯ３ＦＥＴＱＩ ４
のゲートに結合され、ＣＭＯＳインバータ回路Ｎ２を通
してＰチャンネルＭＯ３ＦＥＴＱＩ ５のゲートに結合
される。これにより、制御端子Ｃに供給される制御信号
がハイレベルのとき、ＮチャンネルＭＯ３ＦＥＴＱ１４
とＰチャンネルＭＯ３ＦＥＴＱＩ ５が共にオン状態に
なり、ロウレベルのとき上記ＭＯ３ＦＥＴＱＩ ４とＱ
１５が共にオフ状態になる。
また、この実施例では、テスティング時でのアナログ増
幅回路の利得を増大させるために、バイアス電流を流す
ＭＯＳＦＥＴＱＢにバイアス電流を増大させるＭＯＳ
Ｆ ＥＴＱ ９が設けられる。このＭＯ３ＦＥＴＱ９の
ゲートには、定常的に抵抗Ｒ４を介して回路の接地電位
が与えられろことによって、通常の動作状態ではオフ状
態にされる。
幅回路の利得を増大させるために、バイアス電流を流す
ＭＯＳＦＥＴＱＢにバイアス電流を増大させるＭＯＳ
Ｆ ＥＴＱ ９が設けられる。このＭＯ３ＦＥＴＱ９の
ゲートには、定常的に抵抗Ｒ４を介して回路の接地電位
が与えられろことによって、通常の動作状態ではオフ状
態にされる。
上記ＭＯＳ Ｆ ＥＴＱ ９のゲートには、抵抗Ｒ３を
介してＣＭＯＳインバータ回路Ｎｌの出力信号が供給さ
れる。それ故、インバータ回路Ｎ１の出力信号が電源電
圧ＶＣＣのようなハイレベルのとき、ＭＯ３ＦＥＴＱ９
のゲートには、抵抗Ｒ３とＲ４により分圧電圧ＣＶｃｃ
−Ｒ４／ （Ｒ３＋Ｒ４） ］が与えられ、動作状態に
なって上記差動増幅ＭＯ３ＦＥＴＱ４．Ｑ５に流れるバ
イアス電流を増大させて利得を大きくする。
介してＣＭＯＳインバータ回路Ｎｌの出力信号が供給さ
れる。それ故、インバータ回路Ｎ１の出力信号が電源電
圧ＶＣＣのようなハイレベルのとき、ＭＯ３ＦＥＴＱ９
のゲートには、抵抗Ｒ３とＲ４により分圧電圧ＣＶｃｃ
−Ｒ４／ （Ｒ３＋Ｒ４） ］が与えられ、動作状態に
なって上記差動増幅ＭＯ３ＦＥＴＱ４．Ｑ５に流れるバ
イアス電流を増大させて利得を大きくする。
上記インバータ回路Ｎｌの入力及びスイッチＳ１、Ｎ２
には制御信号ＳＣが供給される。すなわち、通常の動作
状態では制御信号ＳＣがハイレベルとされ、上記スイッ
チＳｌ及びＮ２はオン状態になり、上記ＭＯ３ＦＥＴＱ
９はオフ状態になる。
には制御信号ＳＣが供給される。すなわち、通常の動作
状態では制御信号ＳＣがハイレベルとされ、上記スイッ
チＳｌ及びＮ２はオン状態になり、上記ＭＯ３ＦＥＴＱ
９はオフ状態になる。
これにより、制御信号ＳＣがハイレベルにされる通常動
作状態では、スイッチＳ１のオン状態により位相補償動
作及び抵抗Ｒ１とＲ２による利得設定が行われるととも
に、差動増幅回路のバイアス電流は、ＭＯＳＦＥＴＱＢ
により形成される定電流からなる比較的小さな電流とな
る。したがって、上記アナログ増幅回路は、通常動作状
態では第３図に実線で示すような周波数特性を持つよう
にされる。
作状態では、スイッチＳ１のオン状態により位相補償動
作及び抵抗Ｒ１とＲ２による利得設定が行われるととも
に、差動増幅回路のバイアス電流は、ＭＯＳＦＥＴＱＢ
により形成される定電流からなる比較的小さな電流とな
る。したがって、上記アナログ増幅回路は、通常動作状
態では第３図に実線で示すような周波数特性を持つよう
にされる。
これに対して、テスティングの時には上記制御信号ＳＣ
をロウレベルにする。このような制御信号ＳＣのロウレ
ベルに応じてスイッチＳ１及びＳ２はオフ状態にされる
。スイッチＳ１のオフ状態により、位相補償用のキャパ
シタＣによる高域の負帰還が遮断されてハイスルーレー
ト化されて、高帯域化される。スイッチＳ２のオフ状態
により、帰還回路が同様に遮断されるから高利得化が図
られ、結果として高帯域化される。さらに、上記制御（
を号ｓｃのロウレベルに応じてＭＯ３ＦＥＴＱ９が動作
状態になり、差動増幅回路のバイアス電流を増加させる
ため、その高利得及び高帯域化を実現する。
をロウレベルにする。このような制御信号ＳＣのロウレ
ベルに応じてスイッチＳ１及びＳ２はオフ状態にされる
。スイッチＳ１のオフ状態により、位相補償用のキャパ
シタＣによる高域の負帰還が遮断されてハイスルーレー
ト化されて、高帯域化される。スイッチＳ２のオフ状態
により、帰還回路が同様に遮断されるから高利得化が図
られ、結果として高帯域化される。さらに、上記制御（
を号ｓｃのロウレベルに応じてＭＯ３ＦＥＴＱ９が動作
状態になり、差動増幅回路のバイアス電流を増加させる
ため、その高利得及び高帯域化を実現する。
以上のような各動作により、制御信号ＳＣがロウレベル
にされるテスティングのときにはアナログ増幅回路は、
第３図に点線で示すような周波数特性を持つことになる
。
にされるテスティングのときにはアナログ増幅回路は、
第３図に点線で示すような周波数特性を持つことになる
。
このようにアナログ増幅回路の周波数特性の切り換えに
より、入力端子Ｐから供給されるディジタル回路ＬＯＧ
のテスティング用のテストパターンのクロックレートを
高速化できる。これによって、外部端子数を増大させる
ことなく、そのテスト時間の短縮化が可能になる。また
、ディジタル回路ＬＯＧのテストと同時にアナログ増幅
回路に関しても、その大部分の回路を動作させた状態で
テストを行うものであるため、アナログ回路部に起因す
る不良も同時に除去可能となる。
より、入力端子Ｐから供給されるディジタル回路ＬＯＧ
のテスティング用のテストパターンのクロックレートを
高速化できる。これによって、外部端子数を増大させる
ことなく、そのテスト時間の短縮化が可能になる。また
、ディジタル回路ＬＯＧのテストと同時にアナログ増幅
回路に関しても、その大部分の回路を動作させた状態で
テストを行うものであるため、アナログ回路部に起因す
る不良も同時に除去可能となる。
上記の実施例から得られる作用効果は、下記の通りであ
る。
る。
（１）アナログ増幅回路の周波数特性をスイッチ手段に
より選択的に切り換えを可能にして、ディジタル回路の
入力信号を供給するようにする。この構成においては、
テスティングのときには、スイッチ手段によりアナログ
増幅回路の周波数帯域を広くすることにより、高周波数
帯域までの信号伝達が可能になるから、外部端子数を増
加させることなく、高速なテストパターンの入力を実現
でき、それによりテスト時間の短縮化が可能になるとい
う効果が得られる。
より選択的に切り換えを可能にして、ディジタル回路の
入力信号を供給するようにする。この構成においては、
テスティングのときには、スイッチ手段によりアナログ
増幅回路の周波数帯域を広くすることにより、高周波数
帯域までの信号伝達が可能になるから、外部端子数を増
加させることなく、高速なテストパターンの入力を実現
でき、それによりテスト時間の短縮化が可能になるとい
う効果が得られる。
（２）上記（１）により、ディジタル回路のテストと同
時にアナログ増幅回路に関しても、その大部分の回路を
動作させた状態でテストを行うものであるため、アナロ
グ回路部に起因する不良も同時に除去可能にできるとい
う効果が得られる。
時にアナログ増幅回路に関しても、その大部分の回路を
動作させた状態でテストを行うものであるため、アナロ
グ回路部に起因する不良も同時に除去可能にできるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アナログ増幅
回路における周波数特性を広帯域化する手法として、上
記（１）位相補償回路、（２）利得設定回路、（３）バ
イアス電流による合計３つを同時に切り換えるものとし
たが、このうちの１つ、又は２つの組み合わせから構成
するものとしてもよい。また、ディジタル回路で形成し
た信号をアナログ増幅回路を通して外部端子へ出力させ
る場合、上記アナログ増幅回路を広帯域化して、その出
力信号を高速に出力させるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アナログ増幅
回路における周波数特性を広帯域化する手法として、上
記（１）位相補償回路、（２）利得設定回路、（３）バ
イアス電流による合計３つを同時に切り換えるものとし
たが、このうちの１つ、又は２つの組み合わせから構成
するものとしてもよい。また、ディジタル回路で形成し
た信号をアナログ増幅回路を通して外部端子へ出力させ
る場合、上記アナログ増幅回路を広帯域化して、その出
力信号を高速に出力させるものであってもよい。
なお、アナログ差動増幅回路において、電源リップル除
去率を高くするために、電流ミラー形態の負荷ＭＯＳ
Ｆ ＥＴのゲートと回路の接地電位点との間にキャパシ
タを設ける等のような付加的な回路を設けるものであっ
てもよい。また、バイアス回路は、定電流を形成すると
ともに電流ミラー回路によって差動増幅回路にバイアス
電流を供給するもの等種々の実施例形態を採ることがで
きるものである。また、上記のようなアナログ増幅回路
の周波数特性を切り換えるという構成は、テスティング
の他、ＣＭＯＳ回路のように比較的大きな素子のプロセ
スバラツキを持つ場合において、使用する帰還率により
位相補償容量や抵抗を切り換えて最適な周波数特性を得
ることを可能とするようにアナログ増幅回路の高性能化
にも非常に有益なものとなる。
去率を高くするために、電流ミラー形態の負荷ＭＯＳ
Ｆ ＥＴのゲートと回路の接地電位点との間にキャパシ
タを設ける等のような付加的な回路を設けるものであっ
てもよい。また、バイアス回路は、定電流を形成すると
ともに電流ミラー回路によって差動増幅回路にバイアス
電流を供給するもの等種々の実施例形態を採ることがで
きるものである。また、上記のようなアナログ増幅回路
の周波数特性を切り換えるという構成は、テスティング
の他、ＣＭＯＳ回路のように比較的大きな素子のプロセ
スバラツキを持つ場合において、使用する帰還率により
位相補償容量や抵抗を切り換えて最適な周波数特性を得
ることを可能とするようにアナログ増幅回路の高性能化
にも非常に有益なものとなる。
ディジタル回路ＬＯＧは、カウンタ回路、フリップフロ
ップ回路のような記憶回路及び各種論理ゲート回路等の
ように何であってもよい。
ップ回路のような記憶回路及び各種論理ゲート回路等の
ように何であってもよい。
この発明は、アナログ増幅回路とディジタル回路とを備
えた各種半導体集積回路装置に広く利用できるものであ
る。
えた各種半導体集積回路装置に広く利用できるものであ
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アナログ増幅回路の周波数特性をスイッチ
手段により選択的に切り換えを可能にして、ディジタル
回路の入力信号を供給するようにする。この構成におい
ては、テスティングのときには、スイッチ手段によりア
ナログ増幅回路の周波数帯域を広くすることにより、高
周波数帯域までの信号伝達が可能になるから、外部端子
数を増加させることなく、高速なテストパターンの入力
を実現できテスト時間の短縮化が可能になるとともに、
アナログ増幅回路に関しても、その大部分の回路を動作
させた状態でテストを行うものであるため、アナログ回
路部に起因する不良も同時に除去可能となる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アナログ増幅回路の周波数特性をスイッチ
手段により選択的に切り換えを可能にして、ディジタル
回路の入力信号を供給するようにする。この構成におい
ては、テスティングのときには、スイッチ手段によりア
ナログ増幅回路の周波数帯域を広くすることにより、高
周波数帯域までの信号伝達が可能になるから、外部端子
数を増加させることなく、高速なテストパターンの入力
を実現できテスト時間の短縮化が可能になるとともに、
アナログ増幅回路に関しても、その大部分の回路を動作
させた状態でテストを行うものであるため、アナログ回
路部に起因する不良も同時に除去可能となる。
第１図は、この発明の要部一実施例を示す回路図、
第２図は、そのスイッチＳｌ、Ｓ２の一実施例を示す具
体的回路図、 第３図は、この発明を説明するための周波数特性図であ
る。
体的回路図、 第３図は、この発明を説明するための周波数特性図であ
る。
Claims (1)
- 【特許請求の範囲】 １、スイッチ手段により選択的な周波数特性の切り換え
を可能にしたアナログ増幅回路と、上記アナログ増幅回
路からの出力信号に基づいて動作するディジタル回路及
び／又は上記アナログ増幅回路を出力回路とし、その入
力信号を形成するディジタル回路とを含むことを特徴と
する半導体集積回路装置。 ２、上記周波数特性の切り換えを行うスイッチ手段は、
利得設定のための帰還ループ及び位相補償用のキャパシ
タを選択的に遮断させるものであることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 ３、上記アナログ増幅回路及びディジタル回路は、ＣＭ
ＯＳ回路により構成され、上記スイッチ手段はＣＭＯＳ
スイッチ回路により構成されるものであることを特徴と
する特許請求の範囲第１又は第２項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064807A JPH01238211A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064807A JPH01238211A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238211A true JPH01238211A (ja) | 1989-09-22 |
Family
ID=13268884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064807A Pending JPH01238211A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945490A (en) * | 1996-04-02 | 1999-08-31 | Tonen Chemical Corporation | Polyarylene sulfide and a composition thereof |
-
1988
- 1988-03-18 JP JP63064807A patent/JPH01238211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945490A (en) * | 1996-04-02 | 1999-08-31 | Tonen Chemical Corporation | Polyarylene sulfide and a composition thereof |
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