JPS6129240A - 通信制御装置

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(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

【発明の詳細な説明】（技術分野）本発明は通信制御装置、特に回線からのＨＤＬＣ（Ｈｉ
ｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏ
ｌ　Ｐｒｏｃｅｄｕｒｅ）制御手順のビットシリアルデ
ータを受信して組立てを行い外部装置へパラレルデータ
として転送す、る通信制御装置に関する。

（従来技術）従来の通信制御装置は回線からのシ、リアル入力データ
をＦＩＦＯに入力する際フレーム間のタイムフィル用フ
ラグを全部入力していたため、ＦＩＦＯの記憶容量の制
限を受は回線が高速になるに従って効果が薄れるという
欠点がめった。

（発明の目的）本発明の目的はＦＩＥＯ入力前のフレーム間のタイムフ
ィル用フラグをフレーム識別に必要な１バイト分だけ残
し他を廃棄するための回路をＦＩＦＯの前段に設けるこ
とによｊ５ＦＩＦＯに必要なノ・−ド量の削減を施した
通信制御装置を提供することにある。

（発明の構成）本発明によるとハイレベルデータリンク（ＨＤＬＣ）制
御手順のフレームを受信するために回線と直列−並列変
換回路の間にＦＩＦＯ（ｆｉｒｓｔ　ｉｎ　ｆｉｒｓｔ
　ｏｕｔｍｅｍｏ　ｒｙ）と、フレーム間にはいるタイ
ムフィル用フラグをフレーム識別に用いる１バイト分た
け残。

し他を廃棄して前記ＦＩＦＯに入力する手段とを有する
ことを特徴とする通信制御装置が得られる、（実施例）次いで本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の一実施例のブロック図である。

フラグ除去回路ｌは接続線３を介して入力されるビット
シリアル受信データを接続線４を介して入力される受信
クロ、りでサンプリングした後。

８ビ、トのパラレルデータに組立てフラグか否かの判定
を行い、フラグの場合後に続く受信データがフラグか否
かの判定を再度行った上で、接続線５を介するＦＩＦＯ
２の入力クロックをノンアクティブの状態鈍することで
、ＦＩＦＯ２に記憶されるフレームとフレームの間のフ
ラグを１バイトに再編集する機能を持つ。

ＦＩＦＯ２はビットシリアルの回線からの受信データの
うちフレーム間の識別フラグを１バイトに減らした受信
データを記憶する。

（発明の効果）本発明はＦＩＦＯに必要なノー−）ｉの削減が可能とな
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のプロ、り図である。図において、１・・・・・・フラグ除去回路、２・・・
・・・ＩＦＯ０

【特許請求の範囲】