JPS63120535A - 狭巾チャネルを通じたアナログ及びデジタルデータの正確な多重化送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般に実時間アナログデータ通信の分野に関し
、特にアナログコード化デジタルデータを含むその他の
データと絹み合わされた連続状アナログデータの共通デ
ータチャネルにおける通信に関する。

（従来の技術） 通信関連分野の引き続く開発及び拡張においては、情報
転送の精度と速度を改良する必要が絶えず求められてい
る。その中でしばしば遭遇する制限は、各種のデータ通
信チャネルネットワークが既に確立していることである
。実用上及び経済上の理由から、情報転送の速度または
精度の改良が、それらの適用される既存のチャネルネッ
トワークと完全に両立しながら実現できれは、極めて好
ましい。

また転送される情報の性質も、速度または精度の改良を
得るための方法をかなり制約している。

例えば、ネットワーク限定バンド中のデータチャネルを
通じたデジタルデータの簡単な通信で使われるアナログ
コード化方式において、多くの改良が成されてきている
。転送精度を維持するためには、用いるコード化の形態
に応じ、つまり通常の周波数変位符号化（Ｆ　Ｓ　Ｋ　
）または任意の位相変位方式かに応じて、そのコート化
方式が適切なノイズ免除レベルを保つ必要がある。これ
らのコード化方式は、必要な波形のバント巾をを著しく
大きくせずに、アナログ波形のデータ表示密度な増すこ
とによってデータ転送の速度を向上している。

つまり、データチャネルの制約された最大バンド中白で
、より速い速度のデータを正確に転送することができる
。

既存のチャネルネットワークを通じて広く通信されてい
る情報の別の一般的な形は、連続状のアナログデータで
ある。　“連続状”アナログデータの一例は、勿論人の
声である。従来の方式も、この様な連続状アナログデー
タの正確な転送をよくこなしている。しかしながら、連
続状アナログデータの転送と同時に、そのアナログデー
タチャネルを通じて別のデータを転送する必要があると
きには、明らかな問題が生じる。実時間アナログデータ
と追加のデータとの従来の多重化は、２つの顕著な欠点
を即座に引き起こす。第１に、アナログデータが連続状
なので、追加のデータが転送のためデータチャネル内に
多重化される度にアナログデータの一部が失われてしま
う。実用上この損は、データチャネル内に多重化される
連続上アナログデータと追加データとの多重化比が、実
時間アナログデータの損が最小になるようなものであれ
ば許容可能である。しかし残念ながら、実時間アナログ
データの損が許容できるほど低い場合、データチャネル
内に多重化可能な追加データの量も、無意味にまではな
らないにしてもそれに応じて最小となる。実時間アナロ
グデータが使われる特定の用途と、データチャネルを通
じて与えられる追加データの最小許容速度とに応じ、実
時間アナログデータの精度か追加データの速度、あるい
は両方が妥協されねばならない。

第２の問題は、伝送された連続状アナログデータと追加
データとを正確に分離するため、データチャネルの受信
側にあるデマルチプレクサが送信側にあるマルチプレク
サと厳密に同期されねばならないという根本的な条件で
ある。従って、マルチプレクサとデマルチプレクサそれ
ぞれの時間軸を最初に同期させ、以後その同期を維持す
るための何等かのメカニズムが必要である。従来の一つ
の同期方式では、連続状アナログデータ全体の転送開始
前に、２つの時間軸の初期合わせな行っている。この方
法は、連続状アナログデータが本来、各々は連続状であ
る別々のメツセージとして生しることを仮定している。

この方法では必然的に、送信器と受信器の両時間軸が相
互に独立して充分正確であり、またメツセージ全体の継
続中２つの時間軸間に極めてわずかな量のドリフトつま
り相対的な時間差しか存在しないことが必要とされる。

このような“オーブンループ弐時間軸のマルチプレクサ
／デマルチプレクサシステムは一般に、メツセージが長
い場合非常に高価になる。別の時間軸の初期設定データ
で多重化して人為的にメツセージを短くすると、連続状
アナログデータの復元精度に直接望ましくない影響が及
ぶ。

他の従来の同期方式として、マルチプレクサとデマルチ
プレクサそれぞれの時間軸を連続的に同期するものもあ
る。この種の同期方式は、しはしは゛クローズトループ
式と称される。かかる方式では、送信器においてクロッ
ク信号をアナログデータに重畳し、そのクロック信号が
受信器で回収される。しかし、クロック信号をアナログ
データから消去するために、ノツチフィルタなどが用い
られねばならない。この消去は必然的に同じ周波数のデ
ータをアナログデータから失わせるので、アナログデー
タの転送精度が落ちてしまう。

（発明が解決しようとする問題点） 従って、少なくとも適切な速度の追加データと組み合わ
された連続状アナログデータの正確な転送を与え、これ
ら全てのデータが一般に狭いバンドの通信ネットワーク
データチャネル内で転送される通信システムが必要とさ
れている。

〈問題点を解決するための手段） 上記の必要は本発明において、発信元から宛先まで第１
のデータを転送するデータ転送システムで、追加のアナ
ログデータと多重化する前に第１データの各部分を圧縮
し、こうして得られた多重化データの流れを通信ネット
ワークデータチャネルに与えて転送するシステムを用い
ることによって達成される。

本発明はさらに、圧縮データを追加データから分離する
デマルチプレクサを提供する。デマルチプレクサの時間
軸は、追加データの各分離（デマルチプレクサド）ブロ
ックを受信する度に連続的に再初期設定される。この再
同期が、多重化データの流れから圧縮データをそれ以後
正確に分離するのを可能とする。次いて、圧縮データが
展開され、最初にデータ転送システムに与えられた第１
データと一致したデータを極めて正確に再現する。

このため本発明の利点は、マルチプレクサとデマルチプ
レクサの間において、正確で、はぼ閉じたループの時間
軸による同期関係を達成できる点にある。追加データが
圧縮データと時間多重化される場合には、第１データの
圧縮が追加データに割り当てられた多重化時間に等しい
かそれより大きい時間窓をあけるので、アナログデータ
の情報の損は全く生しない。

本発明の別の利点は、転送されるアナログデータの精度
を著しく犠牲にすることなく、追加データを圧縮データ
と多重化可能とする点にある。本発明に伴う名目上の制
約は、狭帯データチャネルのバンド巾制限を越えずに第
１データに実施てきる圧縮度であるが、これは従来の方
式に伴う精度の直接的な損はど重要でない。

本発明の上記及びその他の付随する利点、並びにその他
の特徴は、添付の図面に基づく以下の詳細な説明を参照
することによって明かとなり、より容易に理解されよう
。尚各図面を通じ、同じ参照番号は同様の部分を表して
いる。

（実施例） 本発明は、アナログデータとアナログコード化デジタル
データの組合せの、狭帯通信データチャネルを通じた効
率的な伝送を与える。全体が参照番号１０て表され本発
明の好ましい実施例を示す送信装置の単純化したブロッ
ク図が、第１図に示しである。同様に、全体が参照番号
８０て表され本発明の好ましい実施例を示す受信装置の
単純化したブロック図が、第２図に示しである。通常の
データチャネル４４で接続された送受装置１０．８０が
協働し、受信装置８０によって受信され正確に復元され
るべく送信装置１０に与えられた連続状アナログデータ
とアナログコード化デジタルデータ両方を正確に転送す
るための全体システムを与える。

まず第１図を参照すると、通信データチャネルを４４を
介して通常転送されているようなアナログデータが、送
信装置１０のアナログ入力ライン２６に与えられる。入
力ライン２６に与えられるアナログデータは一般に、例
えば人の声によるアナログデータ発生源など、連続状の
可変長メツセージデータとして特徴付けられる。つまり
、アナログデータの転送における基本的な制約は、受信
装置８０から出力されたとき正確に（すなわち最小の歪
で欠落なく）再生されることである。

デジタルデータは、デジタル人力ライン２８を経て送信
装置１０に与えられる。こうして与えられたデジタルデ
ータがアナログデータと同時に、通信データチャネル４
４と隣接しているその他の通信チャネルに悪影響を及ぼ
ずことなく、同じチャネル４４を介して受信装置８０ま
て転送されなければならない。送信装置１０はこの点を
、デジタルデータなアナログコード化し、アナログデー
タとアナログコード化デジタルデータな効率的に多重化
し、こうして得られた多重化データの流れを通信データ
チャネル４４へ与えることによって達成する。しかし、
アナログデータの正確な転送を達成するため、送信装置
１０はまずアナログデータの流れを、アナログ信号Ｉ・
化デジタルデータとの多重化前に、圧縮アナログデータ
へと周波数圧縮する。

送信装置１０は基本的にアナログデータ処理ブロック１
３を含み、このブロック内にアナログ／デジタル変換器
１４、メモリブロック１６及びデジタル／アナログ変換
器１８が含まれている。送信装置１０はさらに、デジタ
ルデータな受信する論理回路１２と、アナログ信号をデ
ジタルデータてコード化する変調器２０も含む。アナロ
グブロック１３と変調器２０の両アナログデータ出力が
マルチプレクサ２２によって多重化され、送信器２４に
与えられて、通信データチャネル４４へ出力される前の
最終処理がなされる。送信器２４は、アナログデータを
処理して特定の通信ネットワークデータチャネル４４に
出力するのに使われている通常のインタフェース構成要
素から成るのが好ましい。つまり、送信器２４は通常の
無線送信器、電気ケーブルコネクタ、電気光学的変換器
と光フアイバコネクタ、もしくは遠隔通信スイッチとし
得る。

第３ａ図は、送信装置１０のアナログ入力ライン２６に
通常与えられる代表的なアナログ波形を示す。再ひ第１
図を参照すると、アナログ／デジタル変換器１４は、タ
イミング及び制御ライン３０を介し論理回路１２によっ
て決められ与えられる標準周波数ｆ１に基づいて動作す
る。この標準周波数ｆ＋　が、アナログ／デジタル変換
器１４によって実施されるアナログ／デジタル変換の速
度を確立する。こうして得られたデジタルサンプルが、
ＲＡＭブロック１６に逐次与えられ、そこで−時的に記
憶される。論理ブロック１２は更に、デジタル／アナロ
グ変換器１８に別の標準周波数ｆ２を与える。この標準
周波数ｆ２が、前記の一時的に記憶されたデジタルサン
プルがデータライン３４を介してＲＡＭブロック１６か
らアクセスされ、且つデジタル／アナログ変換器１８に
よってそれぞれ対応するアナログ値に変換される速度を
決める。標準周波数ｆ１とｆ２の間の周波数差をｆ２が
ｆｌより大きくなるように指定することによって、第３
ａ図のアナログデータ波形が圧縮される。圧縮度はｆ１
対ｆ２の比に直接対応する。

デジタル／アナログ変換器１８の変換速度の方がアナロ
グ／デジタル変換器１４の変換速度より大きいので、ラ
イン２６上に受信されるアナログデータの流れは、所定
長さの連続した一連のアナログデータセグメントとして
扱われる。第３ａ図に示すように、アナログデータセグ
メントはｔ。

のセグメント長さを持つものとして表しである。

第３ｂ図は、圧縮後における第３ａ図のアナログデータ
波形セグメントを示す。つまり、アナログデータセグメ
ントの長さはｔｃ　に短縮され、最初のアナログデータ
セグメントｔＡの期間に対して時間窓ｔ８を開く。本発
明によれば、この開いた時間窓ｔｓが、アナログコード
化デジタルデータをネットワーク通信チャネル４４内へ
転送するのに論理回路１２によって使われる。このため
、デジタル人力ライン２８上に受信されたデジタルデー
タが、ライン３８を介して変調器２０に導かれアナログ
波形としてコード化される。こうして変調器２０によっ
て発生されたアナログコード化データが、マルチプレク
サ入力ライン４０を介してマルチプレクサ２２に与えら
れる。各々のマルチプレクサ人力ライン３６．４０の選
択は、開いた時間窓上〇の間にアナログコード化デジタ
ルデータな正確に多重選択するように、制御ライン３０
を介し論理回路１２によって厳密に制御される。

開いた時間窓ｔｏ以外の間、マルチプレクサ２２は、デ
ジタル／アナログ変換器１８によってセレクタ人力ライ
ン３６上に与えられる圧′縮アナログデータセグメント
を選択する。このように多重化され−アナログセグメン
ト期間と等しい長さを湿る圧縮アナログデータとアナロ
グコード化デジタルデータが、第３Ｃ図に示しである。

従って、連続状のアナログデータの流れがマルチプレク
サ２２から送信器２４に与えられ、次いて通信データチ
ャネル４４内に与えられる。

次に第２図を参照すると、まず受信器４６が多重化され
たデータの流れを通信データチャネル４４から受信する
。受信器４６も、通信データチャネル４４からアナログ
データを受信するのに一般に使われている通常の構成要
素から成るのが好ましい。代表的な受信器４６は、無線
受信器、電気ケーブルコネクタ、光検出器と光フアイバ
コネクタ、もしくは遠隔通信スイッチを含む。いずれに
せよ、受信器４６が受信した多重化アナログデータの流
れを、受信装置８０のアナログブロック７６とデジタル
論理ブロック７８に共通な受信器出力ライン４８上に与
える。論理ブロック７８は、復調器５０と論理回路５２
を含む。復調器５０は受信器４６からの有効なアナログ
コード化デジタルデータ入力を受信すると、デジタルデ
ータを抽出しデジタルデータライン６２を介して論理回
路５２に与える。そして、論理回路５２がそのデジタル
データをデジタル出カバスフ４上に与える。

論理回路５２は、アナログブロック７６の動作を制御す
るようにも機能する。復調器５０てデジタルデータを直
接受信することによって、論理回路５２は、受信器出力
ライン４８を経て与えられた多重化アナログデータの流
れから圧縮アナログデータセグメントを有効に分離する
時点を、正確に決めることができる。つまり、アナログ
ブロック７６での分離選択は、アナログコード化デジタ
ルデータの受信の開始または終了後の所定の時間に生じ
る。あるいは、アナログコード化デジタルデータの内容
自体で、多重化アナログデータの流れから圧縮アナログ
データセグメントの分離抽出を開始する時点を識別する
のに必要な情報を明示してもよい。

論理回路５２は、標準周波数ｆ２で動作するアナログ／
デジタル変換器５４に指令を与え、まず圧縮アナログデ
ータセグメントを受信させ、逐次それを対応したデジタ
ル表示に変換しデータライン６８を介してＲＡＭブロッ
ク５６内に記憶せしめることによってアナログ論理ブロ
ック７６を選択する。論理回路５２はさらに、標準周波
数ｆ１で動作するデジタル／アナログ変換器５日を制御
し、デジタルデータライン７０を経ＲＡＭブロック５６
から得た圧縮アナログデータセグメントのデジタル表示
を再変換して、アナログ出力ライン７２上に展開された
アナログデータを与える。

標準周波数ｆ１とｆ２を送受信装置１０．８０両方でそ
れぞれ同じ周波数となるように選択することで、受信装
置８０で得られるアナログデータは連続状で、送信装置
１０へ最初に与えられたものと実質上向等になる。アナ
ログセグメント期間ｔｏ、標準周波数ｆ１、ｆ２及びデ
ジタルデータの変調データ速度の各個の好ましい選択を
下記の第１表に示す。

Ｌ」 ｔｏ　　セグメント期間　　　　　　］　　　５ｅｃｆ
１通常サンプル周波数　１６　　　ｋｌｌｚｆ２圧縮サ
ンプル周波数　１８　　　ｋＨｚｔ８　デジタル窓　　
　　　　　　０．１１　ｓｅｃｔｃ　　圧縮セグメント
期間　　　　０．８９　ｓｅｃデジタルデータ速度　　
　１２００　　ｂｐｓ窓当りのデジタルデータ　　１３
３　　ｂｉｔｓアナログ圧縮比　　　　　　０．８９ バンド巾増加比　　　　　　１．！２５１６　ｋ　Ｈｚ
の変換速度で各１秒のアナログデータセグメントを変換
し、その後これより高い１８ｋＨ２の変換速度でアナロ
グデータセグメントに再変換することによって、０．８
９秒の期間を持つ圧縮アナログデータセグメントが実現
される。

これにより、アナログデータの対応した損を引き起こさ
ずに、最初の１秒のセグメント期間内でデジタルデータ
窓を有効に得ることができる。変調器２０が毎秒１２０
０ビツトの公称速度でデジタルデータをアナログコード
化する場合には、最大１３３ビツト（０，１１秒のアナ
ログコード化データ）が圧縮アナログデータセグメント
と多重化可能である。

従って、アナログコード化デジタルデータから分離され
た後の圧縮アナログデータセグメントの展開が、毎秒１
アナログセグメントの好都合な速度で長さ１秒のアナロ
グデータセグメントを生じる。こうして得られたアナロ
グデータセグメントを、第３ｅ図に概略的に示す。

アナログデータセグメントの圧縮は、その圧縮度に比例
して圧縮アナログデータセグメントのバンド中を大きく
する。しかし実用上、通常の狭い通信ネットワークアナ
ログデータチャネルでも、現在一般的なフィルタリング
技術を用いたアナログデータの正確な転送に必要なアナ
ログデータバンド中よりかなり大きいというバンド１］
制限の定義を有している。例えば、通常の電話回路は５
ｋＨｚの定義バンド巾制限を有する。人の声は、３ｋＨ
ｚよりわずかに大きいハンド巾を用いて極めて良好に通
信できる。第１表に示した各個を用いた本発明の実施は
、同じ３ｋＨｚバンド巾の音声を、わずか３．３７５ｋ
Ｈｚにまで増加したバンド中肉で正確に転送し得る。こ
の増加バンド中は尚充分に、電話回路について定義され
た最大値以内にある。

既存の実用的な技術水準についてほとんどのアナログデ
ータチャネルのバンド中の定義が既に規定されているの
で、現在一般的なアナログデータチャネルの機器でも、
本発明と組み合わせて有効に用いるのに特別の変更また
は改造を必要としない。事実、概略的に前述した例にお
いて、標準周波数ｆ２及びデジタルデータ変調データ速
度の上昇は容易に許容し得る。第２表に示すように、ア
ナログデータセグメントの圧縮増大は、３ｋＨｚの音声
に必要な圧縮アナログデータのバンド中を４．５ｋＨｚ
に増すだけで、より大きい利用可能なアナログコード化
デジタルデータ用の時間窓を与える。位相変位符号化に
よるアナログコード化方式は、５　ｋ　Ｈｚの最大バン
ド巾以内で毎秒２４００ビツトのデジタルデータ速度を
充分容易に可能とする。従って、デジタルデータ転送速
度の８倍増が実現される。

七＾　セグメント其月間　　　　　　Ｉ　　　５ｅＣｆ
１通常サンプル周波数　　１６　　　ｋＨｚｆ２圧縮サ
ンプル周波数　２４　　　ｋｌｌｚｔａ　　デジタル窓
　　　　　　　　０．３３５ｅｃｔｃ　　圧縮セグメン
ト期間　　　　０．６７　ｓｅｃデジタルデータ速度　
　　２４００　　ｂｐｓ窓当りのデジタルデータ　　８
００　　ｂｉｔｓアナログ圧縮比　　　　　　０．６７ バンド巾増加比　　　　　　１．５ 参照番号９０て全体を示した本発明の好ましいトランシ
ーバ装置の実施例を、第４図に示す。トランシーバ装置
９０は図示のごとく、１つの通信ネットワークデータチ
ャネルを通じて半二重動作を行う。つまり全体のシステ
ムは、相補的な送信及び受信モートで動作する一対のト
ランシーバ装置９０を含む。

トランシーバ装置９０のデジタル制御回路は、中央処理
装置（ＣＰＵ）９２、プログラム記憶メモリ９４、クロ
ック装置９６、デジタル入／出力（Ｉｌｏ）９８及び直
接メモリアクセス（ＤＭＡ）コントローラ１０２を含み
、これらはそれぞれバス接続ライン１２６．１２８．１
３０，１３２．１４２によってアドレス、データ及び制
御バス１００に接続されている。トランシーバ装置９０
を貫くアナログデータ路は、はぼアナログ／デジタル変
換器１０６、ランダムアクセスメモリ（ＲＡＭ）記憶ブ
ロック１０８及びデジタル／アナログ変換器１１０を通
る経路である。変調器１１２と復調器１２０が、ＣＰＵ
９２によって使われるアナログデータ路とのインタフェ
ースを与える。データルートセレクタ１０４、】１４、
送信器１１６及Ｕ受信器１１８を含む残りの回路が加わ
って、トランシーバ装置９０を完成する。

トランシーバ装置９０の動作を分かりやすくするため、
ここで第５図を参照する。送信モードのトランシーバ装
置９０に向かうアナログ入力データの流れが、連続した
一連のアナログデータセグメントＡ　＋　−ｎて示しで
ある。説明の便宜上、各アナログデータセグメントＡ　
＋　−ｎは４ｔの期間な持つものとして例示する。送信
モードのトランシーバ装置９０によって与えられる対応
したデータチャネル中てのデータの流れは、初期設定ブ
ロック■の転送によってｔｌｌで始まり、これに続いて
アナログコード化デジタルデータブロックＤ２−ｎと一
様に多重化された圧縮アナログデータセグメントの各シ
ーケンスが繰り返され、論理上初期設定ブロックが第１
のデータブロックＤ１を含む。受信モードのトランシー
バ装置９０は、データチャネル中のデータの流れを受信
し圧縮アナログデータセグメントＡ’ｌ−ｎを回収展開
して、連続した一連のアナログデータセグメント八”Ｉ
−ｎを与える。

第４図に示したトランシーバ装置９０の送信モート動作
を、第６ａ−ｃ図の流れ図に詳しく示す。

送信モード動作は、ＣＰＵ９２がアナログ／デジタル及
びデジタル／アナログ両変換器１０６．１１Ｏを初期設
定し、ＲＡＭブロック１０８内に一対のセグメント記憶
フレームを用意することで始まる。ＣＰＵ９２は、ＲＡ
Ｍバス接続ライン１５〇、１５２．１５４でＲＡＭブロ
ック１０８のアドレス、データ及び制御入力にそれぞれ
連結された二次のアドレス、データ及び制御バス１４４
．１４６．１４８へのバッファドアクセスによって、Ｒ
ＡＭブロック１０８にアクセスする。またＣＰＵ９２は
、デジタル化されたそれぞれのアナログデータセグメン
トを記憶するため、ＲＡＭブロック１０８内に一対のフ
レームを用意する。入力アナログデータが１秒のセグメ
ント期間につき１６ｋＨｚの速度でデジタル化される場
合、２つのフレームは各々１６，０００のデジタル化ワ
ードの大きさの記憶位置を与えるように初期設定される
。ざらにＣＰ　Ｕ　９２は、ＤＭＡコントローラ１０２
内に含まれた一対のＤＭＡチャネルコントローラ１２２
．１２４も初期設定する。つまり、ＤＭＡチャネルコン
トローラ１２２．１２４は、アドレス値がそれぞれのＲ
ＡＭブロックフレームの各開始記憶位置とその中に含ま
れるデータワードの数を指すように初期設定される。

次いでＣＰＵ９２は、Ａ及びＢクロック出力から所定の
標準周波数を与えるようにクロック装置９６をプログラ
ムする。Ａクロック出力は、クロックライン１３８を介
して第１のＤＭＡチャネルコントローラ１２２とアナロ
グ／デジタル変換器１０６へ標準周波数ｆ１を与えるよ
うにプログラムされる。Ｂクロック出力は、クロックラ
イン１４０を介して第２のＤＭＡチャネルコントローラ
１２４とデジタル／アナログ変換器１１０へ標準周波数
ｆ２を与えるようにプログラムされる。次に、ＣＰＵ９
２がアナログ入力ライン１７４から入ってきたアナログ
データを選択する制御信号をライン１７０上に与え、入
力セレクタ１０４でアナログ／デジタル変換器１０６へ
とルート指定し、該変換器１０６で連続した一連の変換
を開始可能とすることによって、第１アナログデータセ
グメントの取得が開始される。各アナログ／デジタル変
換毎に、アナログ／デジタル変換器１０６は要求／肯定
応答ライン１８４を介して第１のＤＭＡチャネルコント
ローラ１２２に要求信号を与える。

ＤＭＡコントローラ１０２内の両ＤＭＡチャネルコント
ローラ１２２．１２４間での内部仲裁後、再び制御ライ
ン１８４を介して肯定応答信号が第１のＤＭＡチャネル
コントローラ１２２からアナログ／デジタル変換器１０
６に戻される。これに応じ、アナログ／デジタル変換器
１０６が現在変換されているアナログデータのデジタル
化ワード値を、その出力ライン１８２さらにＲＡＭブロ
ックデータバス１４６上に与える。同時に、第１のＤＭ
Ａチャネルコントローラ１２２が、アドレス値及び書込
アクセス対応制御信号をＲＡＭブロックアドレス及び制
御バス１４４．１４８上に与える。第１のＤＭＡチャネ
ルコントローラ１２２から与えられる制御信号が、アナ
ログデータのデジタル化ワード値を第１のＤＭＡチャネ
ルコントローラ１２２に対応した入力記憶フレーム内に
書き込む。アナログデータのデジタル化ワード値のＲＡ
Ｍブロックフレーム内への変換記憶は、実質上ＣＰＵ９
２の介入なしに継続する。

一方ＣＰＵ９２は、初期設定データブロックＩの通信ネ
ットワークデータチャネル内への転送を開始する。この
転送開始は、変調器１１２の出力データライン１９２と
送信器入力ライン１９６を選択する制御信号を、ＣＰＵ
９２が制御ライン１７２を介して出力セレクタ１１４へ
与えることによって行われる。次にＣＰＵ９２はアナロ
グコード化のため、ＣＰＵバス１００と変調器バス相互
接続ライン１９８を介して変調器１１２にデジタルデー
タを与える。このデータは少なくとも一部において、ト
ランシーバ装置９０の外部にあるが、該データをＣＰＵ
９２へ転送するためＩ１０装置９８のデジタルデータ入
力ライン１３４に接続された何等かの装置から発生し得
る。変調器１１２で発生されたアナログコード化デジタ
ルデータは、出力セレクタ１１４によって送信器１１６
の送信器人力ライン１９６に導かれる。例えば、送信器
１１６が無線周波数送信器の場合には、出力セレクタ１
１４からのアナログデータ出力が適切な搬送周波数上に
載せられ、データチャネル１７６内へと有効に送られる
。

ＣＰＵ９２は、変調器１１２がデジタルデーター３５＝ をアナログコード化可能な速度でだけ変調器１１２にデ
ジタルデータを与えるので、各デジタルワードが変調器
１１２へ与えられている間に第１のＤＭＡチャネルコン
トローラ１２２の状態をボールする必要がない。すなわ
ちＣＰＵ９２は、第１のＤＭＡチャネルコントローラ１
２２によって維持されたアドレスカウントをボールし、
アナログデータセグメント全体がデジタル化されＲＡＭ
ブロック１０８の人力フレーム内に記憶された時点を判
定する。アナログデータセグメント全体がデジタル化さ
れ記憶されたことを判定すると、ＣＰＵ９２がＤＭＡコ
ントローラ１０２とアナログ／デジタル変換器１０６両
方の動作を一時的に中断し、初期アドレスフレームポイ
ンタの交換によって各々のＤＭＡチャネルコントローラ
をプログラムし直す。つまりここで論理上、入力フレー
ム内のデジタル化セグメントがＲＡＭブロック１０８の
出力フレーム内に存在することになる。次いてＣＰＵ９
２がＤＭＡコントローラ１０２の両チャネルをエネーブ
ルし、デジタル／アナログ変換器１１０を共にスタート
させる。さらにＣＰＵ９２は、制御ライン１７２を介し
て出力セレクタ１１４に与えられる制御信号を変更し、
デジタル／アナログ変換器１１０のアナログデータ出カ
ライン１９０を選択する。

デジタル／アナログ変換器１１０は、デジタルデータの
変換を要求する要求制御信号を用いて、アナログ／デジ
タル変換器１０６とほぼ同様に動作する。この要求制御
信号は、要求及び肯定応答制御ライン１８日を介して第
２のＤＭＡチャネルコントローラ１２４に与えられる。

第２のＤＭＡチャネルコントローラ１２４がアドレス及
び制御信号をアドレス及び制御ライン１６０．１６２を
介してＲＡＭブロックアドレス及び制御バス１４４．１
４８上に与えると、肯定応答信号が同じく制御ライン１
８日を介してデジタル／アナログ変換器１１０に戻され
る。これによって、ＲＡＭブロック１０８内のアドレス
対応位置がアクセスされ、ＲＡＭブロックデータライン
１５２を介してＲＡＭブロックデータバス１４６上に与
えられる。

肯定応答信号を受け取ると、デジタル／アナログ変換器
１１０はそのデジタル入力ライン１８６を介してＲＡ、
　Ｍブロックデータバス１４６上に存在するデジタルワ
ードを読み取り、デジタル値のアナログ変換を開始する
。こうして得られたアナログデータが、デジタル／アナ
ログ変換器出力データライン１９０から出力セレクタ１
１４に与えられる。前述したように、そのアナログデー
タはさらにセレクタ出力ライン１９６を介して送信器１
１６に導かれ、データチャネル１７６内へと転送される
。

アナログ／デジタル及びデジタル／アナログ両変換器１
０６．１１０とＤＭＡコントローラ１０２の両ＤＭＡチ
ャネルコントローラ１２２．１２４は全て本質上同時に
ＣＰＵ９２によってエネーブルされるので、データワー
ドの記憶及び検索のためのＲＡＭブロックに対するアク
セスは、アクセスの衝突を避けるようにインタレースさ
れねばならない。さらに、デジタル／アナログ変換器１
１０と第２のＤＭＡチャネルコントローラ１２４は標準
周波数ｆ２に応じて動作する一方、アナログ／デジタル
変換器１０６と第１のＤＭＡチャネルコントローラ１２
２は標準周波数ｆ１に応じて動作するので、それぞれの
アナログ／デジタル及びデジタル／アナログ両変換器は
同期される必要がない。しかし、ＤＭＡコントローラ１
０２の各チャネルコントローラを共有しているので、実
際上ＲＡＭブロック１０８へのアクセスは正しく仲裁さ
れる。但し、ＲＡＭブロック１０８の読取／書込アクセ
ス時間はせいぜい４１５０ナノ秒のオーダーであるのに
対し、アナログ／デジタル及びデジタル／アナログ両変
換器１０６．１１０の変換時間はせいぜい１０ミクロ秒
なので、仲裁によるアクセス許可を待つ間にデータが失
われる可能性は実質上除かれる。

新たなアナログデータセグメントの取得と圧縮及び圧縮
アナログデータブロックの転送が進行している間、ＣＰ
Ｕ９２は第２のＤＭＡチャネルコントローラ１２４の状
態をボールし、出力すべき最後のデジタル化データフレ
ームがアクセスされ、ＲＡＭブロック１０日から読み出
された時点を判定する。これに応じ、第２のＤＭＡチャ
ネルコントローラ１２４の動作が一時的に中断され、Ｃ
ＰＵ９２がデジタル／アナログ変換器１１０をボールし
て、最後の変換動作の完了を判定する。デジタル／アナ
ログ変換器１１０による最後のデジタル／アナログ変換
が完了すると、ＣＰＵ９２が変調器１１２の出力をセレ
クタ出力ライン１９２上に与えるように出力セレクタ１
１４を再び選択する。次いで、ＣＰＵ９２がデータブロ
ックのデジタルデータを逐次変調器１１２に与えアナロ
グコード化を行った後、データチャネルへと転送する。

従ってこのデジタルデータブロックが、通信ネットワー
クチャネルのデータの流れ中へ有効に多重化される。同
時に、ＣＰＵ９２は第１のＤＭＡチャネルコントローラ
１２２もボールし、最後のアナログ／デジタル変換とＲ
ＡＭブロック１０８の入力フレーム内へのデータ記憶動
作両方の完了を判定する。ＲＡＭブロック１０８内に現
在存在するデジタル化セグメントを越える追加のアナロ
グデータセグメントが転送されるべきかどうかに応じ、
ＣＰＵ９２は多重化されるデジタルデータブロックの一
部としてその旨の対応したメツセージを与える。何れに
せよ、現在のアナログデータセグメントの取得及び記憶
の完了時に、ＣＰＵ９２が第１のＤＭＡチャネルコント
ローラ１２２とアナログ／デジタル変換器１０６の動作
を一時的に中止する。転送すべき更なるアナログデータ
セグメントが存在すれば、初期のフレームアドレスポイ
ンタ値のスワツピングで再びＲＡＭブロック１０８内に
存在する入／出力データフレームを論理上交換すること
によって、ＣＰＵ９２が第１及び第２のＤＭＡチャネル
コントローラをプログラムし直す。次いでＣＰＵ９２が
、アナログ／デジタル及びデジタル／アナログ両変換器
１０６．１】０と第１及び第２のＤＭＡチャネルコント
ローラ１２２．１２４を再びエネーブルする。

アナログデータセグメントを取得すると同時に、圧縮ア
ナログデータセグメントとその後に続くアナログコード
化デジタルデータブロックをシリアルに転送するプロセ
スは、データチャネル１７６内に転送される最後のアナ
ログデータセグメントが取得されたことをＣＰＵ９２が
判定するまで繰り返される。この判定後、ＣＰＵ９２は
、次に続く圧縮アナログデータセグメントが現時点で転
送される最後のものであることを指示するコマンドメツ
セージを最後のアナログコード化デジタルデータブロッ
クに与える。最後のアナログデータセグメントの取得が
完了すると、ＣＰＵ１０６がアナログ／デジタル変換器
１０６と第１のＤＭＡチャネルコントローラ１２２の動
作を一時的に中断する。そして第２のＤＭＡチャネルコ
ントローラ１２４に、ＲＡＭブロック１０８内の最後に
残ったデジタル化データのフレームに関するスワップさ
れた初期アドレスポインタ値が与えられる。デジタル／
アナログ出力ライン１９０をアナログ出力ライン１９６
へ接続するように、出力セレクタ１１４が再び選択され
る。そして、デジタル／アナログ変換器１１０と第２の
ＤＭＡチャネルコントローラ１２４が再びエネーブルさ
れる。前述のように、最後の圧縮アナログデータセグメ
ントがデジタル／アナログ変換器１１０、出力セレクタ
１１４及び送信器１１６を介してデータチャネル１７６
内に導かれる。第２のＤＭＡチャネルコントローラ１２
４をポーリングすることで最後の圧縮アナログデータセ
グメントがデータチャネル１７６内に転送されたことを
ＣＰＵ９２が判定すると、ＣＰＵ９２はＤＭＡコントロ
ーラ１０２の全ての動作を中断し、その後間もなく最後
のデジタル変換を完了したデジタル／アナログ変換器１
１０の動作も中断する。

トランシーバ装置９０の受信器としての動作が、第７ａ
−ｃ図に詳しく示しである。受信モードにおいて、ＣＰ
Ｕ９２は復調器１２０の状態をポーリングすることによ
ってメツセージの開始を待ち、有効なアナログコード化
デジタルデータが現在受信されているかどうかを判定す
る。データチャネル１７６からのアナログデータが、受
信器１１８と受信器出力ライン１７８を介して復調器１
２０に与えられる。復調器１２０は、該復調器１２０に
与えられるアナログデータが復調器１２０の準じている
アナログコード化規格に準じているかどうかを判定する
通常の回路を含む。通常通り、受信されたアナログデー
タからデジタルデータを有効に変調し始めると、復調器
１２０がＣＰＵ９２によフて読取可能な状態ビットを内
部の復調器状態レジスタにセットする。復調された有効
データの受信状態をポーリングし認識すると、ＣＰＵ９
２は得られた復調デジタルデータを、バス１００に接続
された復調器出力データライン２００を介して読み取る
。このデジタルデータが読み取られると、有効な初期設
定ブロック■が受信されているかどうかをＣＰＵ９２が
判定する。受信されてないと、そのデジタルデータは無
視され、ＣＰＵは有効なアナログコード化データの受信
に関するポーリングに戻る。有効な初期設定データブロ
ックが最後に受信されると、ＣＰＵ９２がトランシーバ
装置９０に指令し、圧縮アナログデータ及びアナログコ
ード化デジタルデータを受信して処理する準備を整えさ
せる。この目的のため、ＣＰＵはＲＡＭブロック１０日
内に２つの圧縮アナログデジタル化データフレームを用
意し、適切な初期アドレスポインタ値によってＤＭＡチ
ャネルコントローラ１２２．１２４を初期設定し、また
クロック装置９６を初期設定して、そのクロック出力Ａ
からクロックライン１３８上に標準周波数Ｆ２を与える
と共に、そのクロック出力Ｂからクロックライン１４０
上に標準周波数Ｆ１を与える。

本発明の特定の実施態様に応じ、ＣＰＵ９２はデータブ
ロックの開始後所定の時点か、データブロックの終了後
か、もしくはデータブロック内のデータとして転送され
る値によって指定される時点における、第１圧縮アナロ
グデータセグメントの開始を予測する。圧縮アナログデ
ータブロックの受信が直前のデータブロックの開始を指
示する場合には、第１つまり初期設定データブロック■
が長さの点で別に認識される。

復調器は初期設定データブロックのデータを、１ミリ秒
毎に１データビツト以下の速度で与えるので、ＣＰＵ９
２はトランシーバ装置９０を受信モート動作のために初
期設定するのに非常に適した時間を有する。受信モート
の設定は一般に、第１圧縮アナログデータセグメントの
スタート地点が如何に通信されるのかと独立に達成可能
である。

しかし本発明の好ましい実施例では、受信モード用にト
ランシーバ装置９０を構成するための最大限の時間なＣ
ＰＵ９２に与えると共に、初期設定データブロック内で
タイミング目的のデータを使わなくてもよいように、Ｃ
ＰＵ９２は初期設定データブロックの開始に基づいて第
１圧縮アナログデータセグメントの到着時点を予測する
。その後に続く各圧縮アナログデータセグメントのスタ
ート時点は、各々直前のデータブロックＤｄ２−Ｎの開
始から測られる。

第１圧縮アナログデータセグメントの受信予測時点て、
ＣＰＵ９２は制御信号を制御ライン１７０を介して入力
セレクタ１０４に与え、受信器１１８で受信されたアナ
ログデータをアナログ／デジタル変換器１０６の人力ア
ナログデータライン１８０上に差し向けるようにする。

−力制御ライン１７２に与えられる制御信号が出力セレ
クタ１１４を制御し、デジタル／アナログ変換器出力ラ
イン１９０上に与えられたアナログデータをセレクタア
ナログ出力ライン１９４に差し向けるようにする。次に
、ＣＰＵ９２が第１のＤＭＡチャネルコントローラ１２
２とアナログ／デジタル変換器１０６をエネーブルする
。アナログ／デジタル変換器１０６と第１のＤＭＡチャ
ネルコントローラ１２２両方のクロック入力には標準周
波数ｆ２が与えられているので、圧縮アナログデータセ
グメントは、それが最初に圧縮されたのと同じ数のデジ
タルデータワードへと取得且つデジタル化される。従っ
て、ＲＡＭブロック１０８内におけるデジタル化データ
の記憶フレームは、送信モードのトランシーバ装置９０
で使われたのと同じ記憶容量を与える。送信モードのト
ランシーバ装置９０で得られた最初のアナログデータセ
グメントが１６ｋＨ２の標準速度である場合、受信モー
ドトランシーバ装置９０のＣＰＵ９２はＲＡＭブロック
１０日内に２つのフレームを与える。各フレー−４７〜 ムは１６，０００ワードのデジタル化データ容量を有す
る。アナログ／デジタル変換器１０６と第１のＤＭＡチ
ャネルコントローラ１２２は共に同じ標準周波数ｆ２に
基づいて動作するので、圧縮アナログデータセグメント
は、それが初めにデータチャネル１７６内へと転送され
たのと同じ速度でデータチャネル１７６から取得される
。

第１の圧縮アナログデータセグメントが取得されている
間、ＣＰＵ９２は第１のＤＭＡチャネルコントローラ１
２２をボールし、圧縮アナログデータセグメントの最後
のデジタル化ワードがＲＡＭブロック１０８の人力フレ
ーム内に記憶された時点を判定する。最後のデジタル化
ワードが受信され記憶されると、アナログ／デジタル変
換器１０６と第１のＤＭＡチャネルコントローラ１２２
両方の動作が一時的に中断される。次いでＣＰＵ９２が
復調器１２０をボールし、後に続く多重化されたアナロ
グコード化デジタルデータブロックを待って読取を始め
る。従ってＣＰＵ９２は、受信モードにおけるトランシ
ーバ装置９０の動作全体を、送信モードのトランシーバ
装置９０による圧縮アナログデータとアナログコード化
データとの多重化に対して有効に再同期することができ
る。

この結果、それぞれ送信モードと受信モードのトランシ
ーバ装置９０での時間軸が異なっても、時間差は１つの
アナログデータセグメントの時間以上に累積しない。通
常の水晶結晶制御の時間ベースが１０ｐｐｍの公差を有
する場合、圧縮及びアナログコード化量データの送信モ
ードにおける多重化と受信モードにおける分離間での同
期差は最悪の場合でも、任意の与えられた１秒長のアナ
ログデータセグメントについて約１０ミリ秒以下である
。

復調器１２０から復調されたデジタルデータを受け取る
際に、ＣＰＵ９２は、その後の圧縮アナログデータセグ
メントが続くかどうかを判定する。

つまり、圧縮アナログデータセグメントがさらに受信さ
れるべきこと、あるいは直後に続くのが最後の１つのア
ナログデータセグメントであることを指示するデータブ
ロックのコマンドメッセージがＣＰＵ９２によって受信
され認識される。

圧縮アナログデータセグメントがさらに受信されるべき
ことをコマンドメツセージが指示している場合、ＣＰ　
ｔＪ　９２は第１及び第２ＤＭＡチャネルコントローラ
１２２．１２４の間で、初期のフレームアドレスポイン
タ値をスワップする。アナログコード化デジタルデータ
ブロックの開始から所定の時間待った後、ＣＰＵ９２が
アナログ／デジタル及びデジタル／アナログ両変換器１
０６．１１０と第１及び第２のＤＭＡチャネルコントロ
ーラ１２２．１２４をエネーブルする。つまり、次の圧
縮アナログデータセグメントがアナログ／デジタル変換
器１０６によって取得されＲＡＭブロック１０８の人力
フレーム内に記憶される一方、既に取得されＲＡＭブロ
ック１０８の出力フレーム内に現在存在する圧縮アナロ
グデータセグメントがデジタル／アナログ変換器１１０
によってアナログ変換される。こうして得られたアナロ
グデータが、出力セレクタ１１４を介してアナログ出力
ライン１９４上に与えられる。第２のＤＭＡチャネルコ
ントローラ１２４とデジタル／アナログ変換器１１０は
共に同じ標準周波数ｆ１に基づいて動作するので、処理
後のアナログデータセグメントは最初の展開時と実質上
同じ形でアナログ出力ライン１９４上に与えられる。

前述したように、ＣＰＵ９２は第１のＤＭＡチャネルコ
ントローラ１２２をボールし、現時点の圧縮アナログデ
ータセグメントが取得されＲＡＭブロック１０８の入力
フレーム内に記憶された時点を判定する。そして、次の
アナログコード化デジタルデータブロックがデータチャ
ネルから分離される。データブロックの復調データワー
ドを復調器１２０から取得している間、ＣＰＵ９２は第
２のＤＭＡチャネルコントローラ１２４をボールし、最
後のデジタル化アナログデータワードがＲＡＭブロック
１０８の出力フレームから読み出された時点を判定する
。最後の読取アクセスが完了すると、第２のＤＭＡチャ
ネルコントローラ１２４の動作が一時的に中断される。

これで、それぞれ圧縮及び展開されたデータセグメント
の１つの＝５１一 完全な取得及び転送プロセスが完了する。

追加の圧縮アナログデータセグメントが受信されるへき
場合、ＣＰＵ９２は、第１及び第２のＤＭＡチャネルコ
ントローラ１２２．１２４間で初其月のフレームアドレ
スポインタ１直をスワ・ソビングし、次いてアナログ／
デジタル及びデジタル／アナログ両変換器１０６．１１
０とＤＭＡコントローラ１０２をエネーブルして、次の
圧縮アナログデータセグメント及び多重化されたアナロ
グコード化データブロックを取得する一方、先に記憶さ
れていた圧縮アナログデータセグメントを展開してアナ
ログデータ出カライン１９４上に出力するという循環プ
ロセスを繰り返す。

ここで重要なのは、アナログ出力ライン１９４上に与え
られる展開後のアナログデータセグメントが各々、送信
モードのトランシーバ装置９ｏに与えられたときの対応
するアナログデータセグメントと実質上同じ期間を有す
ることである。また、展開後の各アナログデータセグメ
ントは、送信モートのトランシーバ装置９０によって受
信された最初の人力アナログデータを正確に復元するよ
うに、相互に実質上隣接してシリーズに与えられる点も
重要である。

アナログコード化デジタルデータブロック中に与えられ
たコマンドメツセージが、最後の１つの圧縮アナログデ
ータセグメントが続くべきことを示すと、ＣＰ　Ｕ　９
２は圧縮アナログデータセグメントを取得すると同時に
、前に記憶された圧縮アナログデータセグメントを展開
して出力するという最後の１つの全体サイクルを制御す
る。次いでＣＰＵ９２は、ＤＭＡ両チャネルコントロー
ラ１２２．１２４間で初期のフレームアドレスポインタ
値をスワップ腰　最後の圧縮アナログデータセグメント
について展開及びアナログ変換を行う準備を論理的に行
う。そして、第２のＤＭＡチャネルコントローラ１２４
とデジタル／アナログ変換器１１０が再びエネーブルさ
れる。ＣＰＵ９２が第２のＤＭＡチャネルコントローラ
１２４をボールし、ＲＡＭブロック１０日内における出
力フレームの最後の読取アクセスの完了を判定する。こ
れが完了すると、ＣＰＵ９２がＤＭＡチャネルコントロ
ーラ１０２の全ての動作を中断し、デジタル／アナログ
変換器１１０をボールして、それが最後のデジタル／ア
ナログ変換を完了した時点をＩ’１１定する。次いでＣ
ＰＵ９２がクロック装置９６の動作を停止し、トランシ
ーバ装置９０のアナログ部全体をアイドル状態とする。

以」二、アナログ及びデジタルデータの多重化送信及び
受信を普通の狭巾チャネルを通じて行い、受信器でアナ
ログデータな正確に再生せしめる高精度動作の通信シス
テムを説明した。

勿論、」１記の教示に照らし、本発明の多くの変更及び
変形が可能である。例えは、アナログコード化デジタル
データブロック■及びｐ２−ｎを与えるデジタルデータ
の変調は、圧縮アナログデータセグメントの圧縮比に等
しく高めた率など、高い変調速度で行ってもよい。こう
すれば、多重化の前に、アナログコード化デジタルデー
タブロックが有効に圧縮される。つまり、同じ時間窓を
使って、より多量のアナログコード化デジタルデータを
転送できる。同様に高めた復調速度を復調器で用いて、
圧縮されたアナログコード化デジタルデータブロックか
らデジタルデータな正確に抽出する。従って、特許請求
の範囲内において、本発明は上述した以外の態様でも実
施し得ることが理解されるへきである。

【図面の簡単な説明】

第１図は本発明の好ましい実施例による送信装置の簡略
化ブロック図を示ず；第２図は本発明の好ましい実施例
の受信装置の簡略化ブロック図を示す；第３ａ−ｅ図は
本発明に従って処理されるデータの圧縮、多重化、分離
及び展開の各波形図を示す：第４図は本発明の好ましい
半二重トランシーバ装置の実施例の詳細なブロック図を
示す；第５図は各々本発明の好ましい実施例での動作に
関連した入力アナログデータ、ネットワークチャネルデ
ータの流れ、及び出力アナログデータのタイミング関係
を示すデータ流れ図；第６ａ−ｅ図は第５図に示した本
発明の好ましい実施例の送信モード動作を示すソフトウ
ェアの流れ図；及び第７ａ−ｅ図は第５図に示した本発
明の好ましい実施例の受信モート動作を示すソフトウェ
アの流れ図である。 １０・・・送信装置、１２．５２；９２．１０２．１２
２．１２４・φ・制御手段、１３．７６・・・第１アナ
ログデータ圧縮、展開手段（アナログ部）、１４．５４
；　　１０Ｂ・・φアナログ／デジタル変換手段、１６
．５６；　　１０Ｂ・・・記憶手段、１８．５８；１１
０・・・デジタル／アナログ変換手段、２０；１１２・
・・デジタルデータアナログコード化（付与）手段（変
調器）、２２；１１４・・・多重化（マルチプレクサ）
手段、　２４、１１Ｇ・　φ　・送信器、　４６、１１
８・・・受信器、５０，１２０・・・アナログデコード
手段（復調器）、７８・・・第２デジタルデータ検出手
段、９０・・・トランシーバ、９６・・・変換制御信号
発生手段（クロック装置）、１０４・・・分離手段。

Claims (1)

1. 【特許請求の範囲】 １、データチャネルを通じて第１及び第２のデータを転
   送する通信装置において： ａ）前記第１データを圧縮する手段； ｂ）前記第２データを付与する手段；及び ｃ）前記圧縮された第１データを前記第２データと逐次
   多重化し、多重化データの流れを与える手段；を備えた
   通信装置。 ２、前記付与手段が第２データに、前記多重化データの
   流れ内で逐次次に続く前記圧縮第１データの開始を識別
   する同期情報を与える特許請求の範囲第１項記載の通信
   装置。 ３、前記圧縮手段が第１データを、一連のそれぞれ時間
   圧縮された第１データセグメントへと圧縮する特許請求
   の範囲第２項記載の通信装置。 ４、前記通信装置が送信装置と受信装置を含み、該送信
   装置が前記圧縮手段、前記付与手段及び前記多重化手段
   を含み、該受信装置が： ａ）前記多重化データの流れを受信し、前記第２データ
   を検出する手段； ｂ）前記多重化データの流れから前記圧縮第１データを
   分離する手段；及び ｃ）前記分離手段から圧縮第１データを受け取り、該圧
   縮第１データを展開する手段；を備えた特許請求の範囲
   第３項記載の通信装置。 ５、前記分離手段が前記検出手段に応答し、前記多重化
   データの流れ中の第２データに与えられた同期情報に基
   づき、前記多重化データの流れ中の時間圧縮第データセ
   グメントの各発生に対して前記分離手段を同期させる特
   許請求の範囲第４項記載の通信装置。 ６、前記検出手段が前記多重化データの流れから第２デ
   ータを抽出する手段を含む特許請求の範囲第５項記載の
   通信装置。 ７、アナログデータチャネルを通じてアナログ及びデジ
   タルデータを転送する通信装置において： ａ）アナログデータを多重化して多重化アナログデータ
   の流れを与える手段； ｂ）前記アナログデータを圧縮し一連の圧縮アナログデ
   ータセグメントを与える手段で、該圧縮手段が圧縮アナ
   ログデータセグメントを前記多重化手段に与える；及び ｃ）前記デジタルデータをアナログコード化し且つ得ら
   れたアナログコード化デジタルデータに同期データを含
   める手段で、該アナログコード化手段がアナログコード
   化デジタルデータを前記多重化手段に与える；を備えた
   通信装置。 ８、前記圧縮手段がアナログデータを時間圧縮して、前
   記圧縮アナログデータセグメントの各々を周期的に与え
   、前記多重化手段がアナログコード化デジタルデータを
   、前記連続する各圧縮アナログデータセグメントの間の
   期間部分中に多重化する特許請求の範囲第７項記載の通
   信装置。 ９、前記多重化手段を制御し、前記連続する次の圧縮ア
   ナログデータセグメントの多重化に対し所定の時間関係
   で、前記アナログコード化デジタルデータを多重化アナ
   ログデータの流れ中に多重化せしめる手段；をさらに備
   えた特許請求の範囲第８項記載の通信装置。 １０、前記多重化制御手段が制御信号を前記アナログコ
   ード化手段に与え、前記アナログコード化デジタルデー
   タの一部として含め、該制御信号が前記アナログコード
   化デジタルデータと前記連続する圧縮アナログデータセ
   グメントとの間の所定の時間関係を指定する同期データ
   を含む特許請求の範囲第９項記載の通信装置。 １１、前記通信装置が追加のデジタルデータを受信し、
   前記多重化制御手段が該追加のデジタルデータを受け取
   って前記アナログコード化手段に与え、前記アナログコ
   ード化デジタルデータの一部として含める特許請求の範
   囲第１０項記載の通信装置。 １２、ａ）前記多重化アナログデータの流れから、前記
   圧縮アナログデータとアナログコード化デジタルデータ
   を分離する手段； ｂ）前記アナログコード化デジタルデータを検出し、該
   アナログコード化デジタルデータから前記同期データを
   抽出する手段；及び ｃ）前記同期データに応答し、前記分離手段を制御して
   前記多重化アナログデータの流れから圧縮アナログデー
   タを正確に分離する手段；を更に備えた特許請求の範囲
   第１１項記載の通信装置。 １３、前記圧縮アナログデータを展開して前記アナログ
   データを与える手段を更に備え、該展開手段が前記分離
   手段から圧縮アナログデータを逐次受け取る；特許請求
   の範囲第１２項記載の通信装置。 １４、前記検出手段が、前記アナログコード化デジタル
   データをアナログデコードして前記デジタルデータを与
   える手段を含み、該アナログデコード手段が前記制御デ
   ータを含むデジタルデータを前記分離制御手段に与える
   特許請求の範囲第１３項記載の通信装置。 １５、前記圧縮手段が： ａ）データを記憶する手段； ｂ）前記アナログデータを第１の変換速度でアナログ／
   デジタル変換し、デジタル化アナログデータを前記デー
   タ記憶手段に与える第１の変換手段； ｃ）前記デジタル化アナログデータを第の変換速度でデ
   ジタル／アナログ変換し、前記圧縮アナログデータを与
   える第２の変換手段； ｄ）前記第１の変換速度におけるデジタル化アナログデ
   ータの前記データ記憶手段内への記憶を制御すると共に
   、前記デジタル化アナログデータをデータ記憶手段から
   前記第２の変換手段に前記第２の変換速度で与える圧縮
   制御手段；及び ｅ）第１及び第２変換制御信号を前記第１及び第２の変
   換速度で発生する手段で、該第１及び第２変換制御信号
   が前記第１及び第２の変換手段にそれぞれ与えられる；
   を備えた特許請求の範囲第８又は１４項何れか１項記載
   の通信装置。 １６、前記圧縮手段が、各デジタル化データの前記デー
   タ記憶手段に対する仲裁された、非同期の記憶及び検索
   を与える特許請求の範囲第１５項記載の通信装置。 １７、前記圧縮制御手段が、デジタル化アナログデータ
   の入力データ記憶フレーム内への記憶を指示する一方、
   デジタル化アナログデータの出力データ記憶フレームか
   らの検索を指示し、前記入力及び出力データ記憶フレー
   ムが同じ数のデジタル化アナログデータ記憶位置を有し
   、前記圧縮制御手段が前記データ記憶手段内における入
   力及び出力デジタル化アナログデータ記憶フレームの論
   理上のスワッピングを行う特許請求の範囲第１６項記載
   の通信装置。 １８、前記通信装置が同じ一対のデータトランシーバ装
   置を含み、該各データトランシーバ装置が更に： ａ）前記多重化制御手段と前記分離制御手段を含むトラ
   ンシーバコントローラ；及び ｂ）前記圧縮手段と前記展開手段を含むアナログ部；を
   備えた特許請求の範囲第１７項記載の通信装置。 １９、前記発生手段が前記トランシーバコントローラに
   応答して前記第１及び第２変換制御信号で指定された変
   換速度を選択し、前記トランシーバコントローラによっ
   て前記アナログ部の圧縮手段が展開手段として動作可能
   であるように成す特許請求の範囲第１８項記載の通信装
   置。 ２０、ホストとデータチャネルの間でデータを転送する
   トランシーバにおいて： ａ）前記ホストから受信したデータを圧縮されたデータ
   セグメントへと圧縮し、該圧縮データセグメントを前記
   ホストへの転送前に展開する圧縮手段； ｂ）同期データを与える制御手段；及び ｃ）前記圧縮手段からの圧縮データセグメントを前記同
   期データと多重化してデータチャネル内のデータ流を与
   え、該データチャネル内のデータ流を分離して圧縮デー
   タセグメントを前記圧縮手段に与えるマルチプレクサ手
   段；を備えたトランシーバ。 ２１、前記データチャネル内のデータ流中における前記
   同期データの発生を検出する検出手段を更に含み、前記
   制御手段が該検出手段に接続されて、検出手段が前記同
   期データを検出したかどうかを判定する特許請求の範囲
   第２０項記載のトランシーバ。 ２２、前記同期データが、前記データチャネル内のデー
   タ流中における前記圧縮データセグメントの多重化発生
   に関するタイミング情報を含む特許請求の範囲第２１項
   記載のトランシーバ。 ２３、前記同期データが更に制御データを含む特許請求
   の範囲第２２項記載のトランシーバ。 ２４、前記圧縮手段がアナログデータを圧縮し、圧縮さ
   れたアナログデータセグメントを展開する特許請求の範
   囲第２３項記載のトランシーバ。 ２５、前記トランシーバが前記ホストとデジタルデータ
   を交換し、前記制御手段が前記制御データを含むデジタ
   ルデータのブロックを前記マルチプレクサ手段に与える
   特許請求の範囲第２４項記載のトランシーバ。 ２６、前記トランシーバが前記ホストとアナログデータ
   を交換し、前記トランシーバが更に： 前記マルチプレクサ手段に接続され、マルチプレクサ手
   段へ与えられる前に前記デジタルデータをアナログコー
   ド化すると共に、前記データチャネル内のデータ流の分
   離部分からの前記デジタルデータをアナログデコードす
   る変調手段；を備えた特許請求の範囲第２５項記載のト
   ランシーバ。 ２７、前記同期データが、前記制御データの発生とその
   後に続く多重化された前記圧縮データセグメントとの間
   の時間関係である特許請求の範囲第２６項記載のトラン
   シーバ。 ２８、前記圧縮手段が： ａ）前記アナログデータあるいは前記圧縮アナログデー
   タセグメントの何れかをアナログ／デジタル変換して、
   デジタル化アナログデータを与える手段； ｂ）前記デジタル化アナログデータを記憶する手段； ｃ）前記デジタル化アナログデータをデジタル／アナロ
   グ変換する手段； ｄ）前記デジタル化アナログデータの前記記憶手段内へ
   の転送及び記憶を管理すると共に、前記デジタル化アナ
   ログデータにアクセスして前記記憶手段からデジタル／
   アナログ変換手段に転送する手段；及び ｅ）第１及び第２変換速度制御信号を発生し、前記アナ
   ログ／デジタル及びデジタル／アナログ変換器にそれぞ
   れ与え、該第１及び第２変換速度制御信号の相対的周波
   数によって、前記アナログデータが圧縮されかあるいは
   前記圧縮アナログデータセグメントが展開されかが決定
   される特許請求の範囲第２７項記載のトランシーバ。