JPS61287127A - 電子素子用チツプキヤリアの製造方法 - Google Patents

電子素子用チツプキヤリアの製造方法

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JPS61287127A
JPS61287127A JP60128510A JP12851085A JPS61287127A JP S61287127 A JPS61287127 A JP S61287127A JP 60128510 A JP60128510 A JP 60128510A JP 12851085 A JP12851085 A JP 12851085A JP S61287127 A JPS61287127 A JP S61287127A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野1 本発明は、ICパッケージなどのような電子素子の基板
として用いられる電子素子用チップキャリアの製造方法
に関するものである。
【背景技術l ICパッケージなどのような電子素子は、半導体チップ
などの電子部品チップをリードフレームに取り付けた状
態で樹脂封止や気密封止してパフケーシングすることに
よっておこなわれる。そしてこのような電子素子にあっ
て、端子数の増加に伴って電子部品チップを支持するキ
ャリアとしてのり一ド7レームの替わりにプリント配線
板を用いる試みがなされている。
このようなプリント配線板をチップキャリアとしで用い
てプリント配線板の表面に電子部品チップを実装する場
合、外部環境の影響から電子部品チップを保護するため
に封止用樹脂でプリント配線板の表面において電子部品
チップを封止することがなされることがある。この場合
、封止用樹脂が硬化するまでの間に流れていびつな形状
になることを防止するために、電子部品チップを囲むよ
うに枠材をプリント配線板の表面に接着して固定し、こ
の枠材内において封止用樹脂を投入して硬化させるよう
にし、枠材のせき止め作用で封止用樹脂が流れることを
防止することがなされる。しかしこのように枠材をプリ
ント配線板の表面に接着するには枠材を後着させるため
の接着剤をプリント配線板に塗布してさらに硬化させる
という工程が必要となり、工数が増加することになると
いう問題があった。
【発明の目的] 本発明は、上記の点に鑑みて為されたものであり、封止
用樹脂の流れ止めのための枠材をプリント配線板に接着
させるにあたって、枠材接着のための特別な工程を不要
にすることができる電子素子用チップキャリアの製造方
法を提供することを目的とするものである。
[発明の開示J しかして本発明に係る電子素子用チップキャリアの製造
方法は、基板1の表面に回路導体2を施してプリント配
線板3を形成すると共にプリント配線板3の表面に電子
部品チップ4を実装して電子素子用チップキャリアを製
造するにあたって、ツルグーレジスト用樹脂5aやマー
ク形成用樹脂5bのようなプリント配線板3の表面に施
す樹脂5をプリント配線板3の表面に塗布して電子部品
チップ4を囲むための枠材6をこの樹脂5によってプリ
ント配線板3の表面に接着させ、しかるのちに枠材6内
に封止用樹lW7を投入して硬化させることによって、
枠材6内においてプリント配線板3の表面に実装された
電子部品チップ4を封止用樹j17で封止することを特
徴とするものであり、プリント配線板3への枠材5の接
着をソルダーレジスト用樹脂5aやマーク形成用樹脂5
bのようなプリント配線板3の表面に施す樹脂5を利用
しておこなうことがで終るようにし、もって上記目的を
達成するようにしたものであって、以下本発明を実施例
により詳述する。
基板1は例えば樹脂積層板によって絶縁基板として作成
されるもので、ガラス布や紙などを基材とし、この基材
にエポキシ樹脂やポリイミドmN。
7エ)−ル樹脂などの熱硬化性樹脂、その他種々の熱可
塑性樹脂の樹脂フェスを含浸させ、これを加熱などして
乾燥させることによってプリプレグを調製し、そしてこ
のプリプレグを複数枚積載して加熱加圧成形をおこなう
ことによって、その作成をおこなうことがで訃る。そし
てこのプリプレグの加熱加圧成形の際に最外層のプリプ
レグの表面に銅箔などの金属箔を重ねてこの成形をおこ
なうことによって、回路導体2を形成させるための金属
箔を基板1に貼り付けることができる。このように形成
した金属箔張り基板1の金属箔にエツチングなどを施す
ことによって、回路導体2を基板1の表面に設けるよう
にし、プリント配線板3を形成するものである。
このようにして得たプリント配線板3の表面に、ミーリ
ング加工など機械加工による座ぐりの切削加工によって
電子部品チップ4を爽aするためのキャビティとなる凹
部8を設ける。この凹部8はプリント配線板3にスルー
ホール10を加工する際に同時におこなうようにしても
よい、*た、プリント配線板3の表面にプリント配線板
3の仕上げの工程で用いられる樹脂5を塗布する。この
樹脂5としては半田作業などの際の回路導体2の保護を
おこなうために用いるツルグーレノスト用樹脂5aを用
いることができる。ソルダーレジスト用樹脂5aとして
はU■硬化型や常温硬化型などの液状の熱硬化性樹脂、
例えばエポキシ樹脂やエポキシ−7クリレート樹脂など
を用いることがでおるものである。このようにソルダー
レジスト用樹脂5aをプリント配線板3の表面のほぼ全
面に塗布したのちに、I!1Bの外周位置においてプリ
ント配線板3の表面のツルグーレノスト用樹脂5a上に
合成樹脂やセラミックなど絶縁材料で光枠状や一角枠状
に形成した枠材6を載置しζそしてソルダーレジスト用
樹脂5aを硬化させる際にこのツルグーレノスト用樹脂
5aによって枠材6をプリント配線板3の表面に接着固
定させるものである。このようにして12図に示すよう
に、プリント配線板3への枠材6の接着固定は、プリン
ト配線板3の表面に施されるツルグーレノスト用樹謂5
aの塗布と硬化を利用しておこなうことができることに
なる。
こののち第1図に示すようにプリント配線板3の口部8
内に半導体チップなどの電子部品チップ4を搭載し、そ
してグイボンドやワイヤーボンド12などによって電子
部品チップ4と回路導体2とを接続することによって、
プリント配線板3への電子部品チップ4の*装をおこな
う、そして枠材6内にBステーク状態の固形エポキシt
mmや液状エポキシ樹脂など封止用樹脂7を投入し、こ
の封止用樹脂7を硬化させて封止用樹脂7によって電子
部品チップ4を封止するものである。
また、プリント配線板3に施すべき11!la5として
は、プリント配線板3に部品図などの記号を表示するシ
ンボルマークを形成するためのマーク形成用樹脂5bを
用いることができる。このマーク形成用樹脂5bは例え
ばUv硬化型や常温硬化型などの液状の熱硬化性樹脂、
例えばエポキシ樹脂やエポキシ−7クリレート樹脂など
を用いることができ、これにチタンなどの顔料を配合し
て白色に着色したものを使用することができる。このマ
ーク形成用樹脂5bはツルグーレノスト用樹脂S癒を塗
布して硬化させたのちに、この上にスクリーン印刷など
で塗布することによって施されるが、このスクリーン印
刷などをおこなうときに枠材6を固定する部分において
も同時にマーク形成用樹脂5bを枠材6と同じ大軽さに
塗布するようにする。そしてこのマーク形成用@@sb
を塗布した部分においてプリント配線板3の表面に枠材
6を載置し、そしてマーク形成用樹脂5bを硬化させる
際にこのマーク形成用樹脂5bによって枠材6をプリン
ト配線板3の表面に接着固定させるものである。このよ
うにして第2図に示すように、プリント配線板3への枠
材6の接着固定は、プリン)配線板3の表面に施される
マーク形成用樹脂5bの塗布と硬化を利用しておこなう
ことができることになる。このものにあっても以下上記
したと同様にして第1図のように電子部品チップ4の実
装と封止用樹脂7による封止をおこなうことができる。
このようにして配線板3をチップキャリアとして電子部
品チップ4を保持させ、そしてこれをパフケーシングす
ることによって電子素子として仕上げるものである。尚
、PGA(ピン グリッド アレー)型の電子素子とし
て仕上げたり、あるいはLCC(リードレスチップキャ
リア)型の電子素子として仕上げたりすることができる
が、PGA型の電子素子として仕上げる場合には配線板
3に設けた各スルーホール10,10・・・に端子ピン
を下方乃至上方に突出させるようにして取り付けるよう
にする。
[発明の効果] 上述のように本発明にあっては、ソルダーレノスジ用樹
脂やマーク形成用樹脂のようなプリント配線板の表面に
施す樹脂をプリント配線板の表面に塗布して電子部品チ
ップを囲むための枠材をこの樹脂によりてプリント配線
板の表面に接着させ、しかるのちに枠材内に封止用樹脂
を投入して硬化させることによって、枠材内において電
子部品チップを封止用樹脂で封止するようにしたので、
封止用樹脂が枠材のせき止め作用で流れるようなことを
防止することができるものであり、しかもプリント配線
板への枠材の固定はプリント配線板の表面に施される樹
脂の塗布と硬化を利用しておこなうことができ、枠材の
固定のための特別な工程を不要にして工数を低減するこ
とができるものである。
【図面の簡単な説明】
第1図は本発明の一実施例の一部の断面図、第2図は同
上の断面図、第3図は他の実施例の断面図である。 1は基板、2は回路導体、3はプリント配線板、4は電
子部品チップ、5は樹脂、5aはソルダーレノスジ用樹
脂、5bはマーク形成用樹脂、6は枠材、7は封止用樹
脂である。

Claims (1)

    【特許請求の範囲】
  1. (1)基板の表面に回路導体を施してプリント配線板を
    形成すると共にプリント配線板の表面に電子部品チップ
    を実装して電子素子用チップキャリアを製造するにあた
    って、ソルダーレジスト用樹脂やマーク形成用樹脂のよ
    うなプリント配線板の表面に施す樹脂をプリント配線板
    の表面に塗布して電子部品チップを囲むための枠材をこ
    の樹脂によってプリント配線板の表面に接着させ、しか
    るのちに枠材内に封止用樹脂を投入して硬化させること
    によって、枠材内においてプリント配線板の表面に実装
    された電子部品チップを封止用樹脂で封止することを特
    徴とする電子素子用チップキャリアの製造方法。
JP12851085A 1985-06-13 1985-06-13 電子素子用チップキャリアの製造方法 Expired - Lifetime JPH079916B2 (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5514785U (ja) * 1978-07-18 1980-01-30
JPS6068652U (ja) * 1983-10-17 1985-05-15 日本電気株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5514785U (ja) * 1978-07-18 1980-01-30
JPS6068652U (ja) * 1983-10-17 1985-05-15 日本電気株式会社 半導体装置

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