JPS61286948A - メモリブロツクの切替制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 この発明はメモリブロックの切替制御装置に関し、特に
複数のメモリブロックのうち不良となったメモリブロッ
クを切離して予め準備している代替用メモリ装置と交換
制御するようなメモリブロックの切替制御装置に関する
。

く従来技術〉 一般に、各種情報処理装置においては、処理データを記
憶するだめの複数のメモリブロックを含むメモリ装置が
中央処理装置に関連して設けられている。従来、メモリ
装置に含まれる複数のメモリブロックのうちのいずれか
に不良が発生すると、不良メモリブロックを即座に交換
しなければ、所望の書込データが正常に書込記憶されな
い場合が生じ、情報処理のエラーとなる問題点があった
。

そこで、メモリ装置に含まれるいずれかのメモリブロッ
クに不良が発生したとき、情報処理エラーが生じるのを
防止しようとすれば、技術者が常時待機しておき不良メ
モリブロックの発生に応じて即座にメモリブロックを交
換しなければならず、省力化できない。また、他の方法
として、情報処理装置を使用している操作者が不良メモ
リブロックを使用しないように配慮して操作するにして
も、情報処理操作が制約される問題点があった。

〈発明の目的〉 そこで、この発明は上述の問題点を解消するためになさ
れたもので、不良メモリブロックが発生しても自動的に
当該不良メモリブロックが代替用メモリ装置に切替わる
構成にし、前記不良メモリブロックのあることを示すビ
ットパターンから成る代替情報を、当該代替情報のビッ
ト数個設けられたヒユーズの溶断状態により把握できる
様にすることで、交換時に不良メモリブロックが簡単に
認識できるメモリブロックの切替制御装置を提供するこ
とを目的とする。

〈実施例〉 以下に、図面を参照してこの発明の実施例について説明
する。

第１図はこの発明の原理を表すブロック図である。図に
おいて、中央処理装置（以下ＣＰＵと略称する）Ｉ／／
ｉ、ＡＯ−Ａｌ１のアドレス線を含むアドレスバスとＤ
Ｏ〜Ｄ７のデータ線を含む双方同性データバス５とクロ
ック信号線７とを介して基本メモリ装置２および代替用
メモリ装置３に接続される。また、ＣＰＵＩと代替用メ
モリ装置３との間には、代替情報を伝送するためのコン
トロールデータ線６が接続される。

前記基本メモリ装置２は、例えば１６にバイトのメモリ
ブロックが８ブロツク設けられ、全体で１２８にバイト
の記憶容量を有するものであって、半導体メモリ（ＲＡ
Ｍ　）が用いられる。一方、代替用メモリ装置３は、少
なくとも、基本メモリ装置２に含まれる１つのメモリブ
ロックに相当する記憶容量（１６にバイト）を有するも
のであって、半導体メモＩＪ（ＲＡ！Ｍ）が用いられる
。この代替用メモリ装置３は、基本メモリ装置２とは別
に専　　　　　　ｊ用メモリとして設けられるか、また
は基本メモリ装置２に含まれる成るメモリブロックを兼
用して用いられる。

次に、第１図を参照してこの発明の詳細な説明する。Ｃ
ＰＵ　Ｉは通常状態においてアドレスバス４を介して所
望のメモリブロックを選択するアドレスバスを基本メモ
リ装置２に与え、かつデータバス５を介してアドレス指
定した番地へ書込むべきデータを伝送しあるいはアドレ
ス指定された番地のデータを読出制御する。このとき、
ＣＰＵＩは基本メモリ装置２の指定のメモリブロックか
らのデータを読取り、読取ったデータを例えばパリティ
チェックなどを行うこ七によりデータ書込み誤りが発生
しているか否かをチェックする。もし、データ誤りがあ
ると、ＣＰＵＩは再度同じデータを同じメモリブロック
の指定番地に書込み、その後書込んだデータを読出して
チェックを行い、２度目のデータ書込みにおいてもデー
タ誤りを検知すると、基本メモリ装置２の今アドレス指
定しているメモリブロックが不良であることを判定する
。

このようにして、不良メモリブロックのあることを判定
すると、ＣＰＵ１は不良メモリブロックと予め準備して
いる代替用メモリ装置３とを自動的に切替制御する。こ
れによって、不良となったメモリブロックのアドレスが
代替用メモリ装置３のアドレスとなる。このメモリブロ
ックの切替制御は、ＣＰＵＩがコントロールデータ線６
を介して代替用メモリ装置３に不良メモリブロックのア
ドレス値を設定することによって行われる。

次に、この発明の具体的な実施例を参照してより詳細に
説明する。

第２図はこの発明の一実施例の具体的な回路図であり、
特に前述の基本メモリ装置２と代替用メモリ装置３の詳
細を示す。この回路では不良メモリブロックの代替だけ
に着目し、メモリブロックとして用いられるＲＡＭ固有
の回路（すなわちリフレッシュ回路など）を省略したも
のである。図において、基本メモリ装置２は、ブロック
番号０〜７の８つのブロックのメモリブロック２０〜２
７と、３ビツトのアドレス線Ａ　Ｉ　４〜ＡＩ６が与え
られその３ビツトの論理状態によってメモリブロックを
選択する信号を導出するメモリブロック選択用デコーダ
（以下デコーダ）２８とから構成される。

前記代替用メモリ装置３は、前記基本メモリ装置２に含
まれる各メモリブロック２０〜２７の記憶容量と同様の
１６にバイトの代替メモリブロック３０と、不良メモリ
ブロックの発生時に該不良メモリブロックと代替メモリ
ブロック３０とを切替える切替制御手段８とを含んで構
成される。この切替制御手段８は、代替すべきメモリブ
ロックを一時記憶する代替情報記憶レジスタ（以下代替
レジスタと略称する）８１と、前記アドレス線ＡＩ４〜
Ａ１６の３ピツト入力を受けて今選択されているメモリ
ブロックがブロックＯ〜７のいずれでるるかを検出する
代替ブロック検出回路３２と、ブロック指定アドレスＡ
１４〜Ａ１６０入力（この入力をＡＯ〜Ａ２とする）と
代替レジスタ８Ｉ出力の不良メモリブロックを表わす出
力ＣＯ〜Ｃ２（この入力をＢＯ−８２とする）とが等し
いとき（すなわちコードＡ２．ＡＩ、ＡＯ＝８２．Ｂｌ
。

ＢＯ＋図示ではこの状態をＡ＝Ｂで示す）に代替ブロッ
ク検出回路３２から導出されるノ・イレベル信号をロー
レベル信号に反転して代替メモリブロック３０に切替指
令信号として与えるインバータ８３とを含む。

なお、基本メモリ装置２に含まれるメモリブロック２０
〜２７および代替メモリブロック８１は、データ＃ＤＯ
〜Ｄ７の８ビツトから成るデータバス５と、アドレスバ
ス４のうちＡＯ〜Ａ１３の１４ビツトでメモリブロック
内のアドレスを指定するアドレス線とが共通的に接続さ
れているものとする０ 次に、第１図および第２図を参照して、この実施例の動
作を説明する。電源の投入時において、前記代替レジス
タ８１がリセット信号（図示せず）によりクリアされる
。そして、電源０８時または周期的にメモリ診断を行い
、メモリエラーが検出されると、代替レジスタ８１に代
替情報がセットされる。より具体的に説明すると、例え
ばメモリブロック２３が不良の場合において、ＣＰＵＩ
はブロック指定アドレス（ＡＩ４〜Ａ１６）でメモリブ
ロック２３を指定している状態において、ＡＯ〜ＡＩ３
の１４ピツトで各ブロック内のアドレスを指定し、アド
レス指定した番地に所望の書込データを書込制御し、そ
の後当該番地の書込データを読出して先に書込んだデー
タが正常に書込まれているか否かを判定（パリティ−チ
ェック等）する。このとき、メモリブロック２３が不良
であれば、先に書込指令したデータと読出したデータと
が異なるため、ＣＰＵＩはコントロールデータ線６を介
してメモリブロック２３が不良であることを表すデータ
Ｃ２ｉ、　Ｃ１ｉｔ　ＣＯｉ、　ＢＡＤｉ：０１１１を
代替レジスタ８１に与える。このメモリブロック不良を
表す信号は上位３ピツ）　（Ｃ２ｉ＋　Ｃ１ｉｔＣ０１
＝Ｏ１１）で不良メモリブロック２３のコード（すなわ
ち番号３）を示し、下位１ビツトの論理「１」で不良の
あることを示すものとする。その後、ＣＰＵＩはクロッ
クＣＰを取込指令信号として代替レジスタ８１に与える
ことにより、不良メモリブロックのあることを表す信号
（すなわちコードｒｏＩ］ＩＪ）を代替レジスタ８１に
読込ませて記憶保持させる。このようにして、代替レジ
スタ８１ＶＣＦｉ、不良メモリブロックのコードが記憶
されたことになる。

前述のごとく代替レジスタ８１に不良メモリブロックの
あることが設定記憶されている状態において、ＣＰＵＩ
は基本メモリ２に含まれる複数のメモリブロック２０〜
２７を順次ブロック指定するとともにアドレス指定して
データを書込または読出制御する。この動作状態におい
て、メモリブロック２３を指定する状態すなわちＡ１６
．ＡＩ５゜Ａ１４＝０１１のブロック指定アドレスをデ
コーダ２８および代替ブロック検出回路８２に与えたと
き、代替ブロック検出回路８２は代替レジスタ８１から
常時与えられている代替情報（Ｃ２゜ＣＩ、Ｃ０＝０１
１）とブロック指定アドレス（Ａ２．ＡＩ、ＡＯ＝０１
１　）七が一致したことを検出する。この一致検出によ
って、代替ブロック検出回路８２は代替レジスタ８Ｉの
下位１ビツトで表される代替信号（ＢＡＤ＝１＋すなわ
ち）・イレペル）を導出し、デコーダ２８がブロック指
定アドレス（ＡＩ６．Ａ１５．Ａ１４）に基づいてメモ
リブロック２３を指定するのを禁止すると同時に、該ハ
イレベルをインバータ８３でローレベル反転して代替メ
モリブロック３０に与え、メモリブロック２３に代えて
代替メモリブロック３０を選択する。従って、ブロック
指定アドレスが不良メモリブロックを指定した状態にお
いては、当該メモリブロックの各番地を指定するブロッ
ク内アドレスＡ１８〜ＡＯで代替メモリブロック３０の
各番地がアドレス指定され、データバス５を介して与え
られるデータに基づいて書込あるいは読出制御される。

ところで、前述の第２図の実施例では、代替レジスタ８
１として電源のオフと同時に代替情報を揮発する揮発タ
イプを用いた場合を示すが、代替情報は好ましくは不良
メモリブロックを交換するまで記憶保持する必要がある
。そこで、そのような場合は後述の第３図の回路を用い
ればよい。

第８図は前記代替レジスタ８１に代えて用いられる代替
記憶回路８１　の具体的な回路図である。

この実施例では、代替情報のビット数に相当するヒユー
ズＨＩ　−Ｈ１４を設け、代替情報が与えられたとき代
替情報の論理状態に基づいてヒユーズを溶断し、ヒユー
ズの溶断状態のビット組合せに基づいて代替情報を記憶
保持するものである。そして、メンテナンス時に不良メ
モリブロックを交換するに際して、溶断したヒユーズの
論理状態に基づいて不良メモリブロックを知り、当該不
良メモリブロックの交換とともに、溶断したヒユーズを
交換するようにしたものである。

次に、第３図の代替記憶回路８１′で代替情報を記憶保
持する場合の具体的な動作を説明する。通常、インバー
ターｆ−１４の各入力端には、対応するヒユーズＨ１〜
Ｈ４を介して電源電圧（＋５ｖ蟇すなわちハイレベル）
が供給されているため、各インバーターｌ−１４はその
出力Ｃ２，ＣＩ。

Ｃｏ、ＢＡＤとしてローレベル信号を導出する。

このとき、ヒユーズに流れる電流は、５０ｍＡ以下に選
ばれ、ヒユーズの定格（例えば２００７ＦＩＡ）を超え
ないため、ヒユーズは溶断されることがない０ ところが、代替情報のコードｒｏｚｔ」が代替記憶回路
８ビのドライバＤＲＩ〜ＤＲ４の一方入力として与えら
れかつ取込クロック（ｃｐ）が与えられると、ドライバ
ＤＲ２〜ＤＲ４がそれぞれハイレベルを導出し、対応す
るトランジスタを介して瞬間的にヒユーズの定格電流以
上（例えば４００ｍＡ）の電流を流し、代替情報の論理
「１」ビットに対応するヒユーズＨ２〜Ｈ４を溶断させ
る。このヒユーズＨ２〜Ｈ４の溶断により、インバータ
１２〜Ｉ４の出力がハイレベル（論理「ｌ」）°　とな
り、インバータ１１の出力がローレベル（論理「０」）
であるため、結果的には代替情報のコードｒｏ　１ｔ　
ＩＪを永久的に保存することになる。

これによって、電源を遮断した状態においても、不良メ
モリブロックを表す代替情報を記憶保持でき、電源復旧
後においても再度代替情報を発生することなく自動的に
不良メモリブロックに代えて代替メモリブロックを使用
するように切替制御できる利点がある。

第４図はこの発明の他の実施例の具体的な回路図であり
、特に第２図の実施例に代えて、複数（図示では４個）
の代替メモリブロックを用いた場合を示す。図において
、この実施例が第２図の実施例と異なる点を説明すると
、代替メモリ装置３はブロックＡ−Ｄの４つの代替メモ
リブロック３０−３３から成る。また、切替制御手段８
／／′ｉ、代替メモリブロック３０〜３３に対応する代
替レジスタ８０１，８１１，８２１，８３１（！：、代
替ブロック検出回路８０２，８１２，８２２，８３２と
、代替レジスタ８０１〜８３１に代替情報を記憶させる
ために各代替レジスタを選択しかつＣＰＵＩから転送さ
れる代替レジスタアドレス８号Ａ、、Ｈによって該当す
る代替レジスタに導くデコーダ８４と、代替ブロック検
出回路８１２，８３２の一致出力があることに応じてＡ
ビットに論理ｒｌＪを与えるＯＲゲー）８５ａと、代替
ブロック検出回路３２２および８３２の一致検出出力に
よってＢビットに論理「１」を導出するＯＲゲー）８５
ｂと、代替ブロック検出回路８０２およびＯＲゲー）８
５ａ、８５ｂの出力があることに応じてデコ−ダ８６を
選択しかつデコーダ２８の選択を禁止するＮＯＲゲート
８５と、Ａ、Ｂの２ビツトとＮＯＲゲート８５の出力に
基づいて４つの代替メモリブロック３０〜３８のいずれ
かを選択するデコーダ８６とから構成される。

この実施例の動作は、基本的には第２図と同様であるた
め、第２図と異なる部分の動作を簡単に説明する。例え
ば、基本メモリ装置２に含まれるメモリブロック２３が
不良である場合を想定すると、ＣＰＵＩは代替情報（Ｃ
２ｉ、Ｃ１ｉ、ＣＯｉ。

ＢＡＤｉ　）を各代替レジスタ８０１，８１１゜８２１
．８３１に共通的に与える。これと同時に、ＣＰＵ１ｆ
ｆ不良メモリブロツク２３に代替すべき代替メモリブロ
ックを指定するアドレスを２ビツトで導出し、デコーダ
８４に与える。不良メモリブロック２８に代わる代替メ
モリブロックを３０に切替える場合は、代替レジスタを
選択するアドレスとして２ビツトのコード「００」をデ
コーダ８４に与える。応じて、デコーダ８４は４つの代
替レジスタ８０１〜８８１のうち、コード「００」に対
応する代替レジスタ８０１を選択するために該代替レジ
スタ８０１に取込信号（ｃｐ　）を与える。このため、
代替レジスタ８０１は代替情報（コードｒ０１＋１Ｊ）
を取込んで記憶保持し、代替ブロック検出回路８０２に
その出力を与える。

前述のごとく、代替情報が代替レジスタ８０１に記憶保
持されている状態において、ＣＰＵＩがブロック指定ア
ドレス（０１１）を導出してメモリブロック２３を指定
すると、代替ブロック検出回路８０２はブロック指定ア
ドレス（０１１）と代替レジスタ８０１に記憶保持され
ている代替情報（０１１１）とが一致していることを検
出し、ハイレベルを導出してＮ０Ｒ８５に与える。応じ
て、ＮＯＲゲート８５はデコーダ２８の選択を禁止しか
つデコーダ８６の選択を可能とする。これに応じて、デ
コーダ８６はＯＲゲート８５ａ、８５ｂのいずれからも
ハイレベルが導出されていないことに基づいて、代替レ
ジスタアドレスが「ＯＯ」であることを判別し、当該コ
ード「００」に対応する代替メモリブロック３０を選択
する。このようにして、メモリブロック２３が無効とな
り、該メモリブロック２３に代えて代替メモリブロック
３０が選択される。

なお、その他の代替メモリブロック３１，３２゜３３を
選択する場合は、代替レジスタアドレスとしてｒｏＩＪ
、ｒｔｏ」、ｒｚ」をデコーダ８４に与えることによっ
て行われる。

第５図はこの発明のさらに他の実施例の具体的な回路図
である。この実施例では、代替メモリ装置３を設けるこ
となく、メモリ装置２に含まれる１つのメモリブロック
を代替メモリブロックとして利用するものである。すな
わち、通常はメモリブロック２０〜２７の８ブロツクが
メモリアクセスされるが、メモリブロック２０〜２６の
７ブロツクのうちいずれか１つに不良メモリブロックが
発生すると、最上位ブロック番号のメモリブロック２７
が不良メモリブロックに代替して代替メモリブロックと
して使用される。このとき、メモリアクセスはメモリブ
ロック２０〜２６の７ブロツクに制限される。また、も
しメモリブロック２７が不良メモリブロックとなれば、
それに対する代替は行わず、単にメモリシステムから切
離すことにより、残りの７つのメモリブロック２０〜２
６を使用する。

次に、第１図および第５図を参照して、第５図の具体的
な動作を説明する。不良メモリブロックが無い場合は、
代替レジスタ８１のＢＡＤ出力が論理「０」（すなわち
ローレベル）であり、代替ブ、ロック検出回路８２の出
力がローレベルとなる。

従って、メモリブロック２７を選択するＮＡＮＤゲート
８７１の入力がＢＡＤ＝ＯでありかつＮＯＲゲート８７
２の入力（すなわちインバータ８３の出力）が論理「１
」であるため、メモリブロック２７はデコーダ２８の出
力Ｙ７がローレベルのときに選択される。

一方、メモリブロック２０〜２６のいずれかに不良メモ
リブロックが発生すると、該不良メモリブロックに代え
てメモリブロック２７を選択する必要が生じる。このと
き、代替レジスタ８１には、不良メモリブロック（例え
ばブロック３）を表すコードｒｏｚＢがＣＰＵ　Ｉから
与えられて記憶保持される。このため、代替レジスタ８
１の下位１ビツトの出力がハイレベルとなり、代替ブロ
ック検出回路８２およびＮＡＮＤゲート８７１の一方入
力として与えられる。この状態において、ＣＰＵＩがブ
ロック指定アドレスとしてコードｒｏ１３４を導出して
デコーダ２８および代替ブロック検出回路８２に与える
と、代替ブロック検出回路８２はハイレベルを導出して
、デコーダ２８の出力を禁止すると同時に、インバータ
８３を介してＮＯＲゲート８７２の一方入力に与える。

これによって、不良メモリブロック２３に代えて、メモ
リブロック２７が代替されることにな、る。

次に、前述の第２図の実施例とこの実施例とのメモリ使
用効率について考察すると、第２図の実施例では通常使
用されるメモリブロックが８個であり、代替メモリが１
個であるため、ｕ＝ｏ、ｓ９すなわち８９％のメモリ使
用効率となる。これに対して、第５図の実施例によれば
、通常状態では８個のメモリブロック２０〜２７の全て
が使用されているため不良メモリブロックがなければ１
００チの使用効率となる。一方、メモリブロック２０〜
２６の７ブロツクのうちいずれか１つが不良メモリとな
った場合はｉ＝０．８８すなわち８８％の使用効率とな
る。従って、第５図の実施例は第２図の実施例に比べて
、代替頻度が少ないと仮定すれば、使用効率が非常に高
い利点がある。ただし、代替の必要が生じたときは、メ
モリ空間が１２８にバイトから１１２にバイトに減少す
るという制約がある。

第６図はこの発明のさらに他の実施例の具体的な電気回
路図である。この実施例は、第５図の実施例を変形した
もので、基本メモリ装置２に含まれる複数のメモリブロ
ック２０〜２７のうち、上位ブロックを下位ブロックの
代替メモリブロックとして使用できるようにしたもので
ある。この実施例の動作は、前述の第５図の実施例と基
本的に　　　　　ｊ同様であり、複数のメモリブロック
を代替メモリブロックとして使用する場合の説明は前述
の第４図の実施例と類似しているため、回路構成上共通
する部分は同一参照符号で示し、その具体的な動作説明
を省略する。

〈効　果〉 以上のように、この発明によれば、不良メモリブロック
のあることを示すビットパターンから成る代替情報を、
当該代替情報のビットパターンに応じて所定のヒユーズ
が溶断したヒユーズ群により視認でき、よって、不良メ
モリブロックを交換する際、容易に不良メモリブロック
の認識が行え、メインテナンス等における不良メモリブ
ロックの交換作業を迅速に行える。

【図面の簡単な説明】

第１図はこの発明の原理を表すブロック図である。第２
図はこの発明の一実施例の具体的な回路図である。第３
図は代替記憶回路の具体的な回路図である。第４図、第
５図、第６図はこの発明の他の実施例の具体的な回路図
である。 図において、Ｉは中央処理装置（ＣＰＵ）、２は基本メ
モリ装置、２０〜２７はメモリブロック、２８はブロッ
ク選択用デコーダ、３は代替メモリ装置、３０〜３８は
代替メモリブロック、４はアドレスバス、５は双方向性
データバス、６はコントロールデータ線、７はクロック
信号線、８はこの発明の特徴となる切替制御手段、８１
，８０１゜８１１．８２１，８３１は代替レジスタ、８
１′は代替記憶回路、８２，８０２，８１２，８２２゜
８３２Ｉｆｉ代替ブロック検出回路、８３はインノクー
タ、８４および８６はデコーダ、８５　、８５　ａ　＋
８７１〜８７８はゲート、Ｈ２〜Ｈ４はヒユーズ、ＤＲ
Ｉ−ＤＲ４はドライバを示す。 代理人　弁理士　杉　山　毅　至（他１名）手続補正書
（方式） 昭和６１年７月２８ １、事件の表示 特願昭６１−６２０３７ ２、発明の名称 メモリブロックの切替制御装置 ３、補正をする者 事件との関係　　特許出願人 住　所　弓５４５大阪市阿倍野区長池町２２番２２号名
　称　（５０４）シャープ株式会社 代表者　辻　　　晴　雄 ４、代理人 昭和６１年６月２４日

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリブロックを含むメモリ装置と、少なく
   とも前記メモリ装置に含まれる１つのメモリブロックに
   対応する記憶容量を有する代替用メモリ装置を備え、前
   記メモリ装置の不良メモリブロックを検出し、検出され
   た不良メモリブロックを前記代替用メモリ装置に切替え
   る装置であって、 不良メモリブロックのあることを示すビットパターンか
   ら成る代替情報を記憶保持するために設けられた、当該
   代替情報のビット数に相当する数のヒューズと、 前記代替情報のビットパターンに応じて所定のヒューズ
   が溶断される溶断回路と を有し、前記ヒューズの溶断状態に基づいて不良メモリ
   ブロックが示される様にしたことを特徴とするメモリブ
   ロックの切替制御装置。