JP2000113694A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JP2000113694A JP2000113694A JP10288062A JP28806298A JP2000113694A JP 2000113694 A JP2000113694 A JP 2000113694A JP 10288062 A JP10288062 A JP 10288062A JP 28806298 A JP28806298 A JP 28806298A JP 2000113694 A JP2000113694 A JP 2000113694A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage
- unit
- storage unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリ装置において、記憶部が故障したとき
の救済をビット単位で実現可能にする。 【解決手段】記憶手段１４，１５はビット単位に構成さ
れた記憶部を４個ずつ有している。また記憶手段１４，
１５はそれぞれ、各記憶部のデータ誤りをそれぞれ監視
し、誤りが生じたとき誤りフラグを出力するデータ監視
手段を備えている。アドレス制御部５はデータ監視手段
からの誤りフラグの出力の有無を検知するフラグ検出手
段５ａを有し、このフラグ検出手段５ａが誤りフラグの
出力を検知したとき、誤りが生じた記憶部を特定し、こ
の記憶部がアクセスされないようセレクタ１１を制御す
る。これにより、データ誤りが生じた記憶部はアクセス
されることはなく冗長な記憶部に置き換えられるので、
外部からは全く故障が起きていないように見えることに
なる。
の救済をビット単位で実現可能にする。 【解決手段】記憶手段１４，１５はビット単位に構成さ
れた記憶部を４個ずつ有している。また記憶手段１４，
１５はそれぞれ、各記憶部のデータ誤りをそれぞれ監視
し、誤りが生じたとき誤りフラグを出力するデータ監視
手段を備えている。アドレス制御部５はデータ監視手段
からの誤りフラグの出力の有無を検知するフラグ検出手
段５ａを有し、このフラグ検出手段５ａが誤りフラグの
出力を検知したとき、誤りが生じた記憶部を特定し、こ
の記憶部がアクセスされないようセレクタ１１を制御す
る。これにより、データ誤りが生じた記憶部はアクセス
されることはなく冗長な記憶部に置き換えられるので、
外部からは全く故障が起きていないように見えることに
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶手段を備えた
メモリ装置であって、特に、故障発生時に、外部から故
障前と同様にアクセスできるようにメモリ構成を変更可
能なメモリ装置に関する。
メモリ装置であって、特に、故障発生時に、外部から故
障前と同様にアクセスできるようにメモリ構成を変更可
能なメモリ装置に関する。
【０００２】
【従来の技術】例えば人工衛星などのような長期間同一
のデバイスを利用するシステムでは、故障部品の交換が
非常に困難な場合が多い。このようなシステムでは、冗
長部分の入れ換えが動的に可能であり、故障のある記憶
部を切り離しても外部からは故障前と同様にアクセス可
能なメモリ構成を実現可能なメモリ装置の利用が要求さ
れる。
のデバイスを利用するシステムでは、故障部品の交換が
非常に困難な場合が多い。このようなシステムでは、冗
長部分の入れ換えが動的に可能であり、故障のある記憶
部を切り離しても外部からは故障前と同様にアクセス可
能なメモリ構成を実現可能なメモリ装置の利用が要求さ
れる。
【０００３】従来、複数個のメモリを用いた構成によ
り、特定バンクの特定モジュールを任意に切り離すこと
を可能とするメモリ装置はすでに提案されている（特公
昭６１−２２３３２号公報参照）。この構成では、メモ
リバンクを複数個用いたメモリにおいて、特定バンクが
故障した際に、この特定バンクを切り離し、かつ、外部
からは全体のメモリ容量が減少したようにみえるが故障
部分のアドレスが欠けたようにみえないように、アドレ
スを再構成する。
り、特定バンクの特定モジュールを任意に切り離すこと
を可能とするメモリ装置はすでに提案されている（特公
昭６１−２２３３２号公報参照）。この構成では、メモ
リバンクを複数個用いたメモリにおいて、特定バンクが
故障した際に、この特定バンクを切り離し、かつ、外部
からは全体のメモリ容量が減少したようにみえるが故障
部分のアドレスが欠けたようにみえないように、アドレ
スを再構成する。
【０００４】
【発明が解決しようとする課題】前記従来のメモリ装置
では、故障ブロックのアドレスを詰めてアクセスさせ、
故障したアドレスはないように見かけ上見せることはで
きた。ところが、アドレスを置き換える単位がブロック
単位であり、ビット単位で故障した場合には全く手出し
ができないといった問題があった。また、冗長救済によ
って故障したビットを救済するものもあるが、これは製
品出荷の際に内部のＲＯＭ等の決まったアドレス変換に
よって救済するものであり、後から動的に変更できるも
のではなかった。
では、故障ブロックのアドレスを詰めてアクセスさせ、
故障したアドレスはないように見かけ上見せることはで
きた。ところが、アドレスを置き換える単位がブロック
単位であり、ビット単位で故障した場合には全く手出し
ができないといった問題があった。また、冗長救済によ
って故障したビットを救済するものもあるが、これは製
品出荷の際に内部のＲＯＭ等の決まったアドレス変換に
よって救済するものであり、後から動的に変更できるも
のではなかった。
【０００５】前記の問題に鑑み、本発明は、メモリ装置
として、記憶部が故障したときの救済をビット単位で実
現可能にすることを課題とする。
として、記憶部が故障したときの救済をビット単位で実
現可能にすることを課題とする。
【０００６】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、メモリ装置
として、外部とのデータの入出力を行うデータ入出力部
と、ビット単位に構成された記憶部をそれぞれ複数個有
する複数の記憶手段と、前記データ入出力部によって外
部から入力されたデータを、ビット単位で、前記各記憶
部のいずれかに入力するとともに、前記各記憶部のいず
れかから出力されたビット単位のデータを前記データ入
出力部に出力する選択手段と、前記複数の記憶手段にア
ドレスを与えるアドレス制御部とを備え、前記各記憶手
段は、それぞれ、各記憶部に対応して設けられ、当該記
憶部のデータ誤りを監視し、誤りが生じたとき誤りフラ
グを出力するデータ監視手段を備え、前記アドレス制御
部は、前記各データ監視手段からの誤りフラグの出力の
有無を検知するフラグ検出手段を有し、このフラグ検出
手段が誤りフラグの出力を検知したとき、誤りが生じた
記憶部を特定し、この記憶部がアクセスされないよう前
記選択手段を制御するものである。
めに、請求項１の発明が講じた解決手段は、メモリ装置
として、外部とのデータの入出力を行うデータ入出力部
と、ビット単位に構成された記憶部をそれぞれ複数個有
する複数の記憶手段と、前記データ入出力部によって外
部から入力されたデータを、ビット単位で、前記各記憶
部のいずれかに入力するとともに、前記各記憶部のいず
れかから出力されたビット単位のデータを前記データ入
出力部に出力する選択手段と、前記複数の記憶手段にア
ドレスを与えるアドレス制御部とを備え、前記各記憶手
段は、それぞれ、各記憶部に対応して設けられ、当該記
憶部のデータ誤りを監視し、誤りが生じたとき誤りフラ
グを出力するデータ監視手段を備え、前記アドレス制御
部は、前記各データ監視手段からの誤りフラグの出力の
有無を検知するフラグ検出手段を有し、このフラグ検出
手段が誤りフラグの出力を検知したとき、誤りが生じた
記憶部を特定し、この記憶部がアクセスされないよう前
記選択手段を制御するものである。
【０００７】請求項１の発明によると、ビット単位に構
成された記憶部にデータ誤りが生じたとき、この記憶部
がアクセスされないように選択手段が制御される。この
ため、データ誤りが生じた記憶部はアクセスされること
がなく、冗長な記憶部に置き換えられるので、外部から
は全く故障が起きていないようにアクセスすることがで
きる。
成された記憶部にデータ誤りが生じたとき、この記憶部
がアクセスされないように選択手段が制御される。この
ため、データ誤りが生じた記憶部はアクセスされること
がなく、冗長な記憶部に置き換えられるので、外部から
は全く故障が起きていないようにアクセスすることがで
きる。
【０００８】請求項２の発明では、前記請求項１のメモ
リ装置において、各記憶部は通常モードと電力停止モー
ドとを有しており、前記データ監視手段は当該記憶部の
モードを監視し、電力停止モードになったときに誤りフ
ラグを出力するものとする。
リ装置において、各記憶部は通常モードと電力停止モー
ドとを有しており、前記データ監視手段は当該記憶部の
モードを監視し、電力停止モードになったときに誤りフ
ラグを出力するものとする。
【０００９】請求項３の発明では、前記請求項１のメモ
リ装置におけるデータ監視手段は、前記複数の記憶手段
とは別個に設けられており、各記憶部に対応して設けら
れる代わりに、各記憶部のデータ誤りを一括して監視す
るように構成されているものとする。
リ装置におけるデータ監視手段は、前記複数の記憶手段
とは別個に設けられており、各記憶部に対応して設けら
れる代わりに、各記憶部のデータ誤りを一括して監視す
るように構成されているものとする。
【００１０】請求項３の発明によると、複数の記憶部に
対して個別にデータ監視手段を設けることがピン数等の
理由によって困難な場合であっても、各記憶部における
データ誤りを監視することができる。
対して個別にデータ監視手段を設けることがピン数等の
理由によって困難な場合であっても、各記憶部における
データ誤りを監視することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１２】図１は本発明の一実施形態に係るメモリ装
置の構成を示す図である。図１に示すように、第１およ
び第２の記憶手段１４，１５の中に、誤りフラグを出力
するためのデータ監視手段がそれぞれ設けられている。
誤りフラグは故障したメモリがあるとき、そのメモリを
特定して示すためのフラグであり、誤りフラグをみれば
どのメモリが故障しているかが容易に認識可能となる。
置の構成を示す図である。図１に示すように、第１およ
び第２の記憶手段１４，１５の中に、誤りフラグを出力
するためのデータ監視手段がそれぞれ設けられている。
誤りフラグは故障したメモリがあるとき、そのメモリを
特定して示すためのフラグであり、誤りフラグをみれば
どのメモリが故障しているかが容易に認識可能となる。
【００１３】図２は第１および第２の記憶手段１４，１
５の内部構成を示す図である。図２に示すように、第１
および第２の記憶手段１４，１５にはビット毎に記憶部
２１が設けられており、各記憶部２１に対し、それぞ
れ、当該記憶部２１におけるデータ誤りを監視するデー
タ監視手段２２が設けられている。
５の内部構成を示す図である。図２に示すように、第１
および第２の記憶手段１４，１５にはビット毎に記憶部
２１が設けられており、各記憶部２１に対し、それぞ
れ、当該記憶部２１におけるデータ誤りを監視するデー
タ監視手段２２が設けられている。
【００１４】図３はデータ監視手段２２の構成例を示す
図である。図３において、２０１は記憶部２１に書き込
まれるデータを監視のために蓄える書き込みデータバッ
ファ、２０２は記憶部２１から書き込みと同一のアドレ
スで読み出されたデータを監視のために蓄える読み出し
データバッファ、２０３は書き込みデータバッファ２０
１に蓄えられたデータと読み出しデータバッファ２０２
に蓄えられたデータとを同一比較するデータ比較部であ
る。データ比較部２０３は、書き込みデータバッファ２
０１のデータと読み出しデータバッファ２０２のデータ
とが異なるとき、誤りフラグを出力する。
図である。図３において、２０１は記憶部２１に書き込
まれるデータを監視のために蓄える書き込みデータバッ
ファ、２０２は記憶部２１から書き込みと同一のアドレ
スで読み出されたデータを監視のために蓄える読み出し
データバッファ、２０３は書き込みデータバッファ２０
１に蓄えられたデータと読み出しデータバッファ２０２
に蓄えられたデータとを同一比較するデータ比較部であ
る。データ比較部２０３は、書き込みデータバッファ２
０１のデータと読み出しデータバッファ２０２のデータ
とが異なるとき、誤りフラグを出力する。
【００１５】図４はデータ監視手段２２の動作を示すフ
ローチャートである。ステップＳ１において、記憶部２
１に対してデータ書き込みが開始されると、同時に書き
込みデータバッファ２０１にも書き込みデータを蓄え
る。次にステップＳ２において、記憶部２１からステッ
プＳ１における書き込みと同一のアドレスに対してデー
タ読み出しを行う。これにより、実際に書き込まれたデ
ータ内容が記憶部２１から読み出され、読み出しデータ
バッファ２０２に蓄えられる。記憶部２１に正しくデー
タが書き込まれているときは、書き込みデータバッファ
２０１のデータと読み出しデータバッファ２０２のデー
タとは同一になる。ステップＳ３において、データ比較
部２０３は書き込みデータバッファ２０１および読み出
しデータバッファ２０２のデータを比較し、同一のとき
はそのまま何も出力せず（Ｓ４）、異なっているときは
誤りフラグを出力する（Ｓ５）。
ローチャートである。ステップＳ１において、記憶部２
１に対してデータ書き込みが開始されると、同時に書き
込みデータバッファ２０１にも書き込みデータを蓄え
る。次にステップＳ２において、記憶部２１からステッ
プＳ１における書き込みと同一のアドレスに対してデー
タ読み出しを行う。これにより、実際に書き込まれたデ
ータ内容が記憶部２１から読み出され、読み出しデータ
バッファ２０２に蓄えられる。記憶部２１に正しくデー
タが書き込まれているときは、書き込みデータバッファ
２０１のデータと読み出しデータバッファ２０２のデー
タとは同一になる。ステップＳ３において、データ比較
部２０３は書き込みデータバッファ２０１および読み出
しデータバッファ２０２のデータを比較し、同一のとき
はそのまま何も出力せず（Ｓ４）、異なっているときは
誤りフラグを出力する（Ｓ５）。
【００１６】アドレス制御部５が有するフラグ検出手段
５ａは、第１および第２の記憶手段１４，１５から誤り
フラグが出力されるか否かを常時監視している。フラグ
検出手段５ａは誤りフラグを検出したとき、誤りが生じ
た記憶部２１を特定することができるので、これに応じ
てＡ／Ｂ選択信号を設定することによって、誤りのある
記憶部２１がアクセスされないように制御することがで
きる。
５ａは、第１および第２の記憶手段１４，１５から誤り
フラグが出力されるか否かを常時監視している。フラグ
検出手段５ａは誤りフラグを検出したとき、誤りが生じ
た記憶部２１を特定することができるので、これに応じ
てＡ／Ｂ選択信号を設定することによって、誤りのある
記憶部２１がアクセスされないように制御することがで
きる。
【００１７】図５は選択手段としてのセレクタ１１にお
ける１ビット分のデータを選択するための内部構成を示
す回路図である。図５の構成では、第１および第２の記
憶手段１４，１５の計８ビット分のデータＡ１〜Ａ４，
Ｂ１〜Ｂ４から任意の１ビットＤ１を選択することが可
能になる。図５において、制御手段４から４ビットのビ
ット選択信号と１ビットのＲ／Ｗ信号とが入力され、ま
たアドレス制御部５のフラグ制御手段５ａからＡ／Ｂ選
択信号が入力される。Ｒ／Ｗ信号が“Ｌ”のときは外部
バス側から記憶手段側にデータが流れる一方、“Ｈ”の
ときは記憶手段側から外部バス側にデータが流れる。Ａ
／Ｂ選択信号が“Ｈ”のときは第１の記憶手段１４のデ
ータＡ１〜Ａ４が選択される一方、“Ｌ”のときは第２
の記憶手段１５のデータＢ１〜Ｂ４が選択される。
ける１ビット分のデータを選択するための内部構成を示
す回路図である。図５の構成では、第１および第２の記
憶手段１４，１５の計８ビット分のデータＡ１〜Ａ４，
Ｂ１〜Ｂ４から任意の１ビットＤ１を選択することが可
能になる。図５において、制御手段４から４ビットのビ
ット選択信号と１ビットのＲ／Ｗ信号とが入力され、ま
たアドレス制御部５のフラグ制御手段５ａからＡ／Ｂ選
択信号が入力される。Ｒ／Ｗ信号が“Ｌ”のときは外部
バス側から記憶手段側にデータが流れる一方、“Ｈ”の
ときは記憶手段側から外部バス側にデータが流れる。Ａ
／Ｂ選択信号が“Ｈ”のときは第１の記憶手段１４のデ
ータＡ１〜Ａ４が選択される一方、“Ｌ”のときは第２
の記憶手段１５のデータＢ１〜Ｂ４が選択される。
【００１８】また本実施形態では、データ監視手段２２
を記憶部２１に対応してそれぞれ設けるものとしたが、
第１および第２の記憶手段１４，１５とは別個に、各記
憶部２１のデータ誤りを一括して監視するようにデータ
監視手段を構成してもかまわない。
を記憶部２１に対応してそれぞれ設けるものとしたが、
第１および第２の記憶手段１４，１５とは別個に、各記
憶部２１のデータ誤りを一括して監視するようにデータ
監視手段を構成してもかまわない。
【００１９】また第１および第２の記憶手段１４，１５
の各記憶部が、通常モードと、電力停止モードとを有し
ており、データ監視手段が各記憶部のモードを監視し、
電力停止モードになったとき、誤りフラグとして電力停
止フラグを出力するように構成してもよい。この場合、
フラグ検出手段５ａは電力停止フラグを検知したとき、
電力停止モードになっている記憶部２１がアクセスされ
ないように、セレクタ１１にＡ／Ｂ選択信号を出力す
る。これにより、誤りが生じ、電力の供給が停止された
記憶部２１がアクセスされることがないので、例えば、
プログラムがその故障領域も含めてマッピングしていた
場合であっても、その故障領域に対しては別の記憶領域
が割り当てられるため、エラーになることがなくなる。
の各記憶部が、通常モードと、電力停止モードとを有し
ており、データ監視手段が各記憶部のモードを監視し、
電力停止モードになったとき、誤りフラグとして電力停
止フラグを出力するように構成してもよい。この場合、
フラグ検出手段５ａは電力停止フラグを検知したとき、
電力停止モードになっている記憶部２１がアクセスされ
ないように、セレクタ１１にＡ／Ｂ選択信号を出力す
る。これにより、誤りが生じ、電力の供給が停止された
記憶部２１がアクセスされることがないので、例えば、
プログラムがその故障領域も含めてマッピングしていた
場合であっても、その故障領域に対しては別の記憶領域
が割り当てられるため、エラーになることがなくなる。
【００２０】
【発明の効果】以上のように本発明によると、ビット単
位に構成された記憶部にデータ誤りが生じたとき、この
記憶部がアクセスされないように選択手段が制御される
ため、データ誤りが生じた記憶部はアクセスされること
がなく、冗長な記憶部に置き換えられるので、外部から
は全く故障が起きていないようにアクセスすることがで
きる。
位に構成された記憶部にデータ誤りが生じたとき、この
記憶部がアクセスされないように選択手段が制御される
ため、データ誤りが生じた記憶部はアクセスされること
がなく、冗長な記憶部に置き換えられるので、外部から
は全く故障が起きていないようにアクセスすることがで
きる。
【図１】本発明の一実施形態に係るメモリ装置の構成を
示す図である。
示す図である。
【図２】図１の第１または第２の記憶手段の内部構成を
示す図である。
示す図である。
【図３】データ監視手段の構成例を示す図である。
【図４】図３のデータ監視手段の動作を示すフローチャ
ートである。
ートである。
【図５】図１のセレクタの構成の一部を示す図である。
５ アドレス制御部 ５ａ フラグ検出手段 ６ データ入出力部 １１ セレクタ（選択手段） １４ 第１の記憶手段 １５ 第２の記憶手段 ２１ 記憶部 ２２ データ監視手段
Claims (3)
- 【請求項１】 外部とのデータの入出力を行うデータ入
出力部と、 ビット単位に構成された記憶部をそれぞれ複数個有する
複数の記憶手段と、 前記データ入出力部によって外部から入力されたデータ
を、ビット単位で、前記各記憶部のいずれかに入力する
とともに、前記各記憶部のいずれかから出力されたビッ
ト単位のデータを前記データ入出力部に出力する選択手
段と、 前記複数の記憶手段にアドレスを与えるアドレス制御部
とを備え、 前記各記憶手段は、それぞれ、 各記憶部に対応して設けられ、当該記憶部のデータ誤り
を監視し、誤りが生じたとき誤りフラグを出力するデー
タ監視手段を備え、 前記アドレス制御部は、 前記各データ監視手段からの誤りフラグの出力の有無を
検知するフラグ検出手段を有し、このフラグ検出手段が
誤りフラグの出力を検知したとき、誤りが生じた記憶部
を特定し、この記憶部がアクセスされないよう前記選択
手段を制御することを特徴とするメモリ装置。 - 【請求項２】 請求項１記載のメモリ装置において、 前記各記憶部は、通常モードと、電力停止モードとを有
しており、 前記データ監視手段は、当該記憶部のモードを監視し、
電力停止モードになったときに誤りフラグを出力するこ
とを特徴とするメモリ装置。 - 【請求項３】 請求項１記載のメモリ装置において、 前記データ監視手段は、 前記複数の記憶手段とは別個に設けられており、各記憶
部に対応して設けられる代わりに、各記憶部のデータ誤
りを一括して監視するように構成されていることを特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288062A JP2000113694A (ja) | 1998-10-09 | 1998-10-09 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288062A JP2000113694A (ja) | 1998-10-09 | 1998-10-09 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113694A true JP2000113694A (ja) | 2000-04-21 |
Family
ID=17725347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10288062A Pending JP2000113694A (ja) | 1998-10-09 | 1998-10-09 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113783A (ja) * | 2010-11-25 | 2012-06-14 | Nec Computertechno Ltd | 半導体集積回路装置、制御記憶装置の制御方法及びプログラム |
-
1998
- 1998-10-09 JP JP10288062A patent/JP2000113694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113783A (ja) * | 2010-11-25 | 2012-06-14 | Nec Computertechno Ltd | 半導体集積回路装置、制御記憶装置の制御方法及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5406565A (en) | Memory array of integrated circuits capable of replacing faulty cells with a spare | |
| TW498343B (en) | Dynamic configuration of storage arrays | |
| US20030070054A1 (en) | Reconfigurable memory with selectable error correction storage | |
| US7286422B2 (en) | Memory device with built-in test function and method for controlling the same | |
| US5109360A (en) | Row/column address interchange for a fault-tolerant memory system | |
| US20040025095A1 (en) | Apparatus and methods for providing enhanced redundancy for an on-die cache | |
| US20010048625A1 (en) | Dynamically configurated storage array with improved data access | |
| JP2001243795A (ja) | 半導体記憶装置 | |
| US6320804B2 (en) | Integrated semiconductor memory with a memory unit a memory unit for storing addresses of defective memory cells | |
| JP4196743B2 (ja) | 半導体記憶装置 | |
| WO2006059797A1 (en) | Semiconductor memory device with redundancy function | |
| US20020010891A1 (en) | Redundant memory access system | |
| JP3215919B2 (ja) | メモリ管理 | |
| JP2870523B2 (ja) | メモリモジュール | |
| JP2000113694A (ja) | メモリ装置 | |
| JPH09251796A (ja) | 半導体記憶装置及び半導体集積回路装置 | |
| US7124213B2 (en) | Device having spare I/O and method of using a device having spare I/O | |
| EP1622167A2 (en) | Cache memory and processor and their production methods | |
| US20010042228A1 (en) | Memory access system | |
| JP3482999B2 (ja) | メモリチップ縮退制御装置 | |
| CN115223650A (zh) | 存储装置和包括其的半导体系统 | |
| CN117037884A (zh) | 在存储阵列中使用的熔断器单元及其处理方法、存储阵列 | |
| JPH0275039A (ja) | メモリ回路 | |
| JP2007501459A (ja) | 冗長メモリ領域をアドレス指定するためのアドレス復号器を有する、１つまたは複数のメモリチップを接続するためのハブモジュール | |
| JPH04361344A (ja) | 記憶回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041102 |