JPS61283935A - Memory access system - Google Patents

Memory access system

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Publication number
JPS61283935A
JPS61283935A JP12649185A JP12649185A JPS61283935A JP S61283935 A JPS61283935 A JP S61283935A JP 12649185 A JP12649185 A JP 12649185A JP 12649185 A JP12649185 A JP 12649185A JP S61283935 A JPS61283935 A JP S61283935A
Authority
JP
Japan
Prior art keywords
memory
data
register
address
write
Prior art date
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Pending
Application number
JP12649185A
Other languages
Japanese (ja)
Inventor
Wataru Iijima
渉 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meidensha Electric Manufacturing Co Ltd
Original Assignee
Meidensha Electric Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Meidensha Electric Manufacturing Co Ltd filed Critical Meidensha Electric Manufacturing Co Ltd
Priority to JP12649185A priority Critical patent/JPS61283935A/en
Publication of JPS61283935A publication Critical patent/JPS61283935A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To perform the control of a microprogram at a high speed by writing the microprogram data to a system data memory having a RAM constitution and performing the reading/writing operations to the system data memory. CONSTITUTION:The read/write address data is set to a micromemory address register 3A from an arithmetic unit 5. In a read mode this data is used as the address of a memory 10A by a selection signal SEL1 via a multiplexer 12A. Then the output data is extracted by the SEL1 as the output of a multiplexer 12B and then as the output of a pipeline register 7B with the next timing. This output is fetched by the unit 5 at a high speed through a bus 2. In a write mode the data bus of the register 3A is activated by the SEL1. Then the write data is set to a register 4A from the unit 5 and then written at a high speed to the memory 10A by a write control signal muWR.

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は、マイクロプログラム制御におけるメモリアク
セス方式に関する。
DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a memory access method in microprogram control.

B0発明の概要 本発明はマイクロプログラム制御を行う装置において。Summary of B0 invention The present invention relates to a device that performs microprogram control.

マイクルプログラムメモリ及びマイクロシステムデータ
メモリにRAM構成のメモリを用意し。
Prepare RAM configuration memory for micro program memory and micro system data memory.

マイクロプログラムはブートストラップによってシステ
ムメモリから書込んでおき、システムメモリへのリード
/ライトはマイクロシステムデータメモリに対して行う
ことによシ。
The microprogram is written from the system memory by bootstrapping, and reading/writing to the system memory is performed to the microsystem data memory.

安価なRAM1使ってしかも高速リード/ライト動作會
得ることができるようにしたものである。
This makes it possible to use an inexpensive RAM 1 and yet achieve high-speed read/write operations.

C0従来の技術 従来、マイクロプログラム制御は、第6図に示す構成に
される。システムバス1とマイクロシステム7512間
はメモリアドレスレジスタ8.メモリデータレジスタ4
で結合され、マイクロシステムバス2には演算器5.シ
ーケンサ6、パイプラインレジスタ7が結合され、シー
ケンサ6履パイプラインVジスタフ間にROM構成のマ
イクロプログラムメモリ8が結合され、tたマイクロア
、ドレスパス9によってシーケン、t6.とパイプライ
ンレジスタ7間が結合される。メモリ8に書込まれ□る
マイクロプログラム命令としては、第7図に示すように
データ処理を規定するALU、シーケンサ6の次番地を
規定するμm5EQ、マイクロシステムバス及びシステ
ムパスゲートを規定するμm BUSOP、 8Y8−
 BUSOP、条件付き分岐を規定するBRANCHの
フィールドになる。
C0 Prior Art Conventionally, microprogram control is configured as shown in FIG. Between system bus 1 and microsystem 7512 is memory address register 8. Memory data register 4
The micro system bus 2 is connected to the arithmetic unit 5. A sequencer 6 and a pipeline register 7 are coupled, and a ROM-configured microprogram memory 8 is coupled between the sequencer 6 and the pipeline V register. and pipeline register 7 are coupled. As shown in FIG. 7, the microprogram instructions written in the memory 8 include an ALU that specifies data processing, μm5EQ that specifies the next address of the sequencer 6, and μm BUSOP that specifies the microsystem bus and system pass gate. , 8Y8-
BUSOP is a field of BRANCH that defines conditional branching.

こうした構成において、システムバスlに結合され今シ
ステムメモリlOへのリード/ライト処理は第8図に示
すようになる。りpツク(同図1)に同期してマイクロ
システムバス(同図b)に演算器5からシステムメモリ
」0のデータのリード/ライト要求が出されると、パイ
プラインレジスタ゛ 7の出力はメモリアドレスレジス
タ8にそのロード信号、(同図0)で取込まれS該しジ
スタ8からのリードアドレスデータ(同図f)t−シス
テムバス1側にアウトプットイネーブル信号(同図d)
で乗せてメモリ10のアドレス指定をし、同時に該メモ
リ10にリード指令(同図・)を与える。これによ)、
メモリ10からシステムバス1に尚該アドレスのデータ
(同図g)が読出され、このデータはパイプラインレジ
スタ7からのp−ド信号(同図h)によってメモリデー
タレジスタ4に書込まれ、このデータはレジスタ7から
のアウトプットイネーブル信号(同図量)によってマイ
クロシステムバス2上に読出され(同図j)、演算器5
へノ入力又はシーケンサ6へのアドレスデータに使われ
る。メモリ10へのデータ書込みは同様の手順で行われ
る。      ゛ このような、リード/ライト処理において、マイク四プ
iグラム命令の読出しに、シーケンサ6の出力、メモリ
8の内容及びパイプラインレジスタ7の出力は第9図に
示すようになる。
In such a configuration, read/write processing to the system memory IO connected to the system bus 1 is as shown in FIG. When a read/write request for data in the system memory ``0'' is issued from the arithmetic unit 5 to the microsystem bus (b in the same figure) in synchronization with the RPC (see figure 1), the output of the pipeline register 7 is sent to the memory. The load signal is taken into the address register 8 (0 in the same figure), and the read address data from the S register 8 (f in the same figure) is output to the t-system bus 1 side (d in the same figure).
address of the memory 10, and at the same time gives a read command (in the figure) to the memory 10. This),
The data at the address (g in the figure) is read from the memory 10 to the system bus 1, and this data is written to the memory data register 4 by the p-do signal from the pipeline register 7 (h in the figure). The data is read out onto the microsystem bus 2 (j in the same figure) by the output enable signal (the same figure) from the register 7, and the data is read out onto the microsystem bus 2 (j in the same figure), and
Used for input or address data to the sequencer 6. Data writing to the memory 10 is performed using a similar procedure. ``In such read/write processing, the output of the sequencer 6, the contents of the memory 8, and the output of the pipeline register 7 are as shown in FIG. 9 when reading the microphone quadrature program instruction.

D0発ミル解決しようとする問題点 従来の構成では、システムメモリ」0からの一一タリー
ド/ライト処理にアクセスタイムが大きくなる問題があ
った。このアクセスタイムの短縮に。
Problems to be Solved by the D0-Start Mill In the conventional configuration, there was a problem in that the access time for data read/write processing from system memory "0" was long. To shorten this access time.

マイクルプログラム制御のクロックを高い周波数にする
場合があるが、このときマイクロプログラムメモリ8と
して高価なヒユーズROMを必要とするし、その消費電
力も高くなる。  ′まだ、システムメモリ10からの
リード/ライト処理には、システムバス1t−経由する
データ転送になシ、システムバス1の占有が問題になる
一E0問題点を解決するための手段と作用  □本発明
は上記問題点に鑑み、マイクo 7” oグ2ムメモリ
をRAM構成とし、このメモリにはブートストラップ制
御によってシステムメそりからプaグラムデータを書込
んでマイクロプログラムを実行し、システムメモリのデ
ータをRAM構成のマイク四システムデータメそりに書
込み、システムメモリへのデータリード/ライトを前記
マイクロシステムデータメモリに対して実行することに
よシ、マイクロプログラム制御をRAM構成のメモリに
よって高速に実行するものである。
There are cases where the microprogram control clock is set to a high frequency, but in this case an expensive fuse ROM is required as the microprogram memory 8, and its power consumption also increases. 'Still, for read/write processing from the system memory 10, there is no data transfer via the system bus 1t-, and occupancy of the system bus 1 becomes a problem.Means and actions for solving the E0 problem □Book In view of the above-mentioned problems, the present invention employs a RAM configuration for the microphone memory, writes program data from the system memory to this memory by bootstrap control, executes the microprogram, and updates the system memory. By writing data to the RAM-configured microphone system data memory and reading/writing data to the system memory from the micro-system data memory, microprogram control can be executed at high speed using the RAM-configured memory. It is something to do.

F、実施例 第1図は本発明の一笑細例を示す回路図である。F. Example FIG. 1 is a circuit diagram showing a detailed example of the present invention.

システムバス1にはシステムメモリ」0の#丘かに。System bus 1 has system memory '0'.

ブートストラップ用メモリ(ROM ) 11が結合さ
れる。シーケンサ6の出力は、P−ROMta成のブー
トストラップ用マイクロプログラムメモリ8Aと、RA
M構成のマイクロプログラムメモリ8Bと、マルチプレ
クサ+2 A ’e介したRAM構成のマイクロシステ
ムデータメモリ+OAのアドレスデータとされる。プロ
グラムメモリ8A、8Bの出力はパイプラインレジスタ
7Aを通して次番地を規足するデータ及び制御信号とし
て出力される。また、プログラムメモリ8Bの演算に供
されるデータとデータメモリIOAの読出しデータはマ
ルチプレクサ12 Bで選択されてパイプラインレジス
タ7Bに取込まれ、このレジスタ7Bの出力はマイクロ
システムバス2に乗せられる。マイクロシステムバス2
にはマイクロメモリアドレスレジスタ8Aとマイクロメ
モリデータレジスタ4Aとが結合され、該アドレスレジ
スタ8Aの出力はマルチプレクサ12Aでシーケンサ6
のアドレスデータ出力との選択がなされてマイクロプロ
グラムデータメモリ+OAのアドレスデータにされる。
A bootstrap memory (ROM) 11 is coupled. The output of the sequencer 6 is connected to a bootstrap microprogram memory 8A composed of a P-ROM and an RA.
The address data is the microprogram memory 8B having an M configuration and the microsystem data memory +OA having a RAM configuration via a multiplexer +2A'e. The outputs of the program memories 8A and 8B are output as data and control signals for regulating the next address through the pipeline register 7A. Furthermore, the data to be used in the calculation in the program memory 8B and the read data in the data memory IOA are selected by the multiplexer 12B and taken into the pipeline register 7B, and the output of this register 7B is transferred to the microsystem bus 2. micro system bus 2
A micro memory address register 8A and a micro memory data register 4A are coupled to each other, and the output of the address register 8A is sent to a sequencer 6 by a multiplexer 12A.
A selection is made between the address data output and the address data of the microprogram data memory +OA.

データレジスタ4Aの出力はデータメモリ10 Aのデ
ータ入力にされる。
The output of the data register 4A is made the data input of the data memory 10A.

メモIJ 8 A 、 8 Bは選択信号8ELOでデ
ータ出力イネーブルとなり、マルチプレクサ12A 、
 12Bは選択信号S ELIでレジスタ8A、メモリ
IOAを選択する。
Memo IJ8A, 8B becomes data output enable with selection signal 8ELO, and multiplexer 12A,
12B selects register 8A and memory IOA with selection signal SELI.

こうした構成において、マイクロワードとしては@2図
に示すように、ALU、μm8EQ。
In this configuration, the microwords are ALU and μm8EQ, as shown in Figure @2.

5YS−BUSOP 、μ8YS−BUSOP 。5YS-BUSOP, μ8YS-BUSOP.

BRANCHにされ、ブートストラップによってメモリ
11の内容がメモリIOAに格納され、システムメモリ
10からのリード動作に代えてメモ!JIOA75為ら
のり−ドデータを得る。以下、第1図の動作t−第8図
乃至第5図のタイムチャートを参照して詳細に説明する
BRANCH, the contents of the memory 11 are stored in the memory IOA by bootstrapping, and the memo! Obtain the board data for JIOA75. Hereinafter, the operation t in FIG. 1 will be explained in detail with reference to the time charts in FIGS. 8 to 5.

まず、パワーオン時に、ブートストラップ制御を行5.
/(ワーオン時、メモリ8人のシーケンスによってシス
テムバス1に結合されるブートストラップ用メモリ11
のデータを読出し、このうちメモリ8BKはマイクロプ
ログラムデータを、メモリ川Aには制御データを格納す
る。このデータ転送は従来のシステムメモリ10からの
データ、リードと同様に行われ、データ転送終了時には
マイクロプルグラムシーケンスをメモリ8Aから8Bに
移す。
First, when the power is turned on, bootstrap control is performed.5.
/(When the power is turned on, the bootstrap memory 11 is connected to the system bus 1 by the sequence of 8 memories.
The memory 8BK stores microprogram data, and the memory A stores control data. This data transfer is performed in the same manner as reading data from the conventional system memory 10, and when the data transfer is completed, the microprogram sequence is transferred from the memory 8A to the memory 8B.

以後、マイクロプログラムメモリ8Bによるマイクロプ
ログラムが実行される。このマイクロプログラムの実行
に、従来のシステムメモリ10に対するリード/ライト
動作に相当する動作を以下に説明する。
Thereafter, the microprogram by the microprogram memory 8B is executed. Operations corresponding to read/write operations for the conventional system memory 10 for executing this microprogram will be described below.

(a)リード動作 第8図に示すように、演算器5からリードアドレスデー
タをマイクロメモリアドレスレジスタ8Aにセットし、
このレジスタ8Aのデータを選択信号8EL1によって
マルチプレクサ12At−通してメモリ10 Aのアド
レスどし、このメモリIOAの出力データを選択信号8
1L1によってマルチプレクサ12 Bの出力として取
出し1次のクロックタイセングでノ(イブラインレジス
タ7Bの出力として取出し、マイク四システムパス2を
通して演算器δに取込む。
(a) Read operation As shown in FIG. 8, read address data from the arithmetic unit 5 is set in the micro memory address register 8A,
The data in this register 8A is sent to the address of the memory 10A by the selection signal 8EL1 through the multiplexer 12At-, and the output data of this memory IOA is sent to the address of the memory 10A by the selection signal 8EL1.
It is taken out as the output of the multiplexer 12B by 1L1, taken out as the output of the line register 7B by the primary clock timing, and taken in to the arithmetic unit δ through the microphone system path 2.

従って、データリードにはシステムメそす10への直接
のリード動作全不要にし、メモリ10^からの高速リー
ド動作に表るし、システムバス1を占有することはない
Therefore, data reading does not require any direct read operation to the system bus 10, resulting in a high-speed read operation from the memory 10^, and the system bus 1 is not occupied.

(b)ライト動作 第4図に示すように、演算器5よル書込みアドレスデー
タをマイクロメモリアドレスレジスタ8Akセツトし1
選択信号BEL1によって該レジスタ8Aのデータバス
をアクティブにし、同時に演算器5よシ書込みデータを
マイクロメモリデータレジスタ4 AK−1)’トし、
該レジスタ4Aのデータ1*込み制御信号μWRによっ
てメモリIOAに書込む。
(b) Write operation As shown in Figure 4, the write address data from the arithmetic unit 5 is set to the micro memory address register 8Ak.
Activate the data bus of the register 8A by the selection signal BEL1, and at the same time write the write data from the arithmetic unit 5 to the micromemory data register 4AK-1)';
Data 1* of the register 4A is written to the memory IOA by the write control signal μWR.

従って、データライトもメモリ10 Aへの高速書込み
動作になる。
Therefore, data writing also becomes a high-speed write operation to the memory 10A.

次に、マイクロプログラムにょクシステムメモリlOへ
のデータライト動作は第5図に示す手順で行われる。演
算器5は書込みアドレスとデータを直接に出力あるいは
メモリ10 A等から続出し良データを使い、このうち
アドレスはレジスタ8にセットし、データ社レジスタ4
にセットし1両レジスタ8.4のアクティブによ)シス
テムバス1にはアドレス、データを夫々のパスを通して
乗せ。
Next, a data write operation to the microprogram system memory IO is performed in the procedure shown in FIG. The arithmetic unit 5 outputs the write address and data directly, or uses good data from the memory 10A, etc., and sets the address in the register 8, and sets the address in the data register 4.
(by setting register 8.4 to active) address and data are placed on system bus 1 through each path.

曹込み制御信号WRによってシステムメモリ10への書
込みが行われる。
Writing to the system memory 10 is performed by the scrubbing control signal WR.

G1発明の効果 以上のとお91本発明によれば、マ′イク四プログラム
メモリにRAMf:使ってプートストラッ□プによる書
込みをしておき、システムメモリに対するリード′/ラ
イトfRAM$成のマイクロVステム′データメモリに
対して実行するため、安価なRAM上で高速マイクロプ
ログラムを実゛行できるし、その消費電゛流を少なくま
□たデバッグ時の効率金玉げることができる効果がある
Effects of the G1 Invention and More 91 According to the present invention, writing is performed in the program memory of the microphone using the RAM f: using a boot strap, and the system memory is read/write from the micro V stem formed by the fRAM. 'Since execution is performed on data memory, high-speed microprograms can be executed on inexpensive RAM, and the power consumption is reduced, thereby increasing efficiency during debugging.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を系す回路図、第゛2―“は
第讐図における命令フイ□−ルド、第8図1M4図及び
第6図は第11におけるリード、ライト及びシステムメ
モリのライトの各タイムチャート。 第6図は従来の回路図、第7図は従来の命令フィールド
、第8図は従来のリード/ライトタイムチャート、第9
図は従来のプルグラム読出しタイにチャートである。 l・・・システムバス、2・・・マイjロシステムバス
。 8・・・メモリアドレスレジスタ、4・・・メモリデー
タレジスタ、5・・・演算器、6・・・シーケンサ、’
 7 A 。 7B′・・・パイプラインレジスタ、8A・・・ブート
ストラップ用マイクロプログラムメモリ、8B・・・マ
イクルプログラムメモリ、10・・・システムメそり、
IOA・・・マイクルシステムデータメモリ、11・・
・ブードストラップ用メモリ、 12A 、 12B・
・・マルチプレクサ。
Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is an instruction field in Fig. 8, and Fig. 6 is a read, write and system diagram in Fig. 11. Each time chart of memory write. Figure 6 is a conventional circuit diagram, Figure 7 is a conventional instruction field, Figure 8 is a conventional read/write time chart, and Figure 9 is a conventional circuit diagram.
The figure is a chart of a conventional program readout tie. l...System bus, 2...My jlo system bus. 8...Memory address register, 4...Memory data register, 5...Arithmetic unit, 6...Sequencer,'
7 A. 7B'... Pipeline register, 8A... Micro program memory for bootstrap, 8B... Micro program memory, 10... System memory,
IOA...Micro system data memory, 11...
・Bootstrap memory, 12A, 12B・
...Multiplexer.

Claims (1)

【特許請求の範囲】[Claims] マイクロプログラムメモリをRAM構成とし、このメモ
リにはブートストラップ制御によってシステムメモリか
らプログラムデータを書込んでマイクロプログラムを実
行し、システムメモリのデータをRAM構成のマイクロ
システムデータメモリに書込み、システムメモリへのデ
ータリード/ライトを前記マイクロシステムデータメモ
リに対して実行することを特徴とするメモリアクセス方
式。
The microprogram memory has a RAM configuration, program data is written from the system memory to this memory by bootstrap control, and the microprogram is executed. Data in the system memory is written to the microsystem data memory with the RAM configuration, and data is written to the system memory. A memory access method characterized in that data read/write is executed on the microsystem data memory.
JP12649185A 1985-06-11 1985-06-11 Memory access system Pending JPS61283935A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12649185A JPS61283935A (en) 1985-06-11 1985-06-11 Memory access system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12649185A JPS61283935A (en) 1985-06-11 1985-06-11 Memory access system

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ID=14936522

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JP12649185A Pending JPS61283935A (en) 1985-06-11 1985-06-11 Memory access system

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5417832A (en) * 1992-08-25 1995-05-23 The University Of Colorado Foundation, Inc. Enhancing performance of perfluorinated ionomer membranes via dopant incorporation, method of making thereof and the membrane

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5417832A (en) * 1992-08-25 1995-05-23 The University Of Colorado Foundation, Inc. Enhancing performance of perfluorinated ionomer membranes via dopant incorporation, method of making thereof and the membrane

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