JPS61282947A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPS61282947A JPS61282947A JP60124096A JP12409685A JPS61282947A JP S61282947 A JPS61282947 A JP S61282947A JP 60124096 A JP60124096 A JP 60124096A JP 12409685 A JP12409685 A JP 12409685A JP S61282947 A JPS61282947 A JP S61282947A
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- JP
- Japan
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- address
- memory
- address space
- space
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス制御回路に関し、特にＸ、Ｙアドレス
で表現される二次元の仮想的アドレス空間の一部に、実
メモリ等のアドレス空間を割り当てる際に、前記仮想的
アドレス空間のＸ、Ｙアドレス情報から実メモリをアク
セスするアドレス情報を生成し、実メモリのアドレス空
間の位置を仮想的アドレス空間上で自由に移動できるア
ドレス制御を行うアドレス制御回路に関する。
で表現される二次元の仮想的アドレス空間の一部に、実
メモリ等のアドレス空間を割り当てる際に、前記仮想的
アドレス空間のＸ、Ｙアドレス情報から実メモリをアク
セスするアドレス情報を生成し、実メモリのアドレス空
間の位置を仮想的アドレス空間上で自由に移動できるア
ドレス制御を行うアドレス制御回路に関する。
従来、イメージ情報等の二次元的、あるいは三次元的に
表現される情報を記憶したメモリのアクセスは、マイク
ロプロセッサを使用して実メモリをマイクロプロセッサ
のアドレス空間に割り当てることにより、必要とするデ
ータをアクセスする方式となっていた。
表現される情報を記憶したメモリのアクセスは、マイク
ロプロセッサを使用して実メモリをマイクロプロセッサ
のアドレス空間に割り当てることにより、必要とするデ
ータをアクセスする方式となっていた。
しかしながら、このようなアドレス制御方式では、イメ
ージ情報等の大量のデータを取り扱い。
ージ情報等の大量のデータを取り扱い。
高速なメモリアクセスを必要とするイメージ処理の場合
、マイクロプロセッサのアドレス空間のすィズから決ま
る実メモリ容量によって、処理できるイメージ情報の二
次元サイズが決まってしまう。
、マイクロプロセッサのアドレス空間のすィズから決ま
る実メモリ容量によって、処理できるイメージ情報の二
次元サイズが決まってしまう。
そして、イメージ情報等の二次元的なデータをアドレス
が連続している実メモリ等に記憶させるため、必要とす
るデータをナクセスするには、マイクロプロセ、すによ
って演算を行なわなければならない。また２表示回路の
スクロールのように必要とするイメージデータの領域を
少しずつ移動させる場合、高速なデータアクセスが出来
ない等の欠点がある。
が連続している実メモリ等に記憶させるため、必要とす
るデータをナクセスするには、マイクロプロセ、すによ
って演算を行なわなければならない。また２表示回路の
スクロールのように必要とするイメージデータの領域を
少しずつ移動させる場合、高速なデータアクセスが出来
ない等の欠点がある。
本発明のこれらの欠点を解消したアドレス制御回路を提
供しようとするものである。
供しようとするものである。
本発明のアドレス制御回路は、メモリ空間を二次元平面
として制御し、イメージ情報等のデータのアクセスをす
るために、制御するアドレス空間に対し実際に存在する
実メモリ等のＸ、Ｙ方向の実装サイズとアドレス空間へ
アクセスするＸ、Ｙアドレスを設定するレジスタ群と、
制御するアドレス空間のサイズを越えたアドレスを補正
するアドレス補正回路と、補正されたアドレス値を実メ
モリ等のアドレス空間に割り当てるアドレス変換回路と
を有している。
として制御し、イメージ情報等のデータのアクセスをす
るために、制御するアドレス空間に対し実際に存在する
実メモリ等のＸ、Ｙ方向の実装サイズとアドレス空間へ
アクセスするＸ、Ｙアドレスを設定するレジスタ群と、
制御するアドレス空間のサイズを越えたアドレスを補正
するアドレス補正回路と、補正されたアドレス値を実メ
モリ等のアドレス空間に割り当てるアドレス変換回路と
を有している。
次に２本発明の実施例について図面を用いて説明する。
第１図（ａ） 、 （ｂ）は２本発明のアドレス制御回
路により制御するアドレス空間を示す図である。第１図
（、）で示す如く実メモリ等で構成される一次元アドレ
ス空間を、第１図（ｂ）で示す如くＸ方向とＹ方向のサ
イズを持つ二次元アドレス空間とし、ＸアドレスとＹア
ドレスにより実メモリ等をアクセスする。
路により制御するアドレス空間を示す図である。第１図
（、）で示す如く実メモリ等で構成される一次元アドレ
ス空間を、第１図（ｂ）で示す如くＸ方向とＹ方向のサ
イズを持つ二次元アドレス空間とし、ＸアドレスとＹア
ドレスにより実メモリ等をアクセスする。
第２図は１本発明の一実施例の基本構成を示す図である
。実メモリ等のアドレス空間は、Ｘ実装サイズレジスタ
２とＹ実装サイズレジスタ３に設定されたＸ、Ｙ実装サ
イズ値の二次元平面として制御される。二次元アドレス
空間へアクセスするのは、Ｘアドレスレジスタ１とＹア
ドレスレジスタ４に設定されたアドレス値とする。Ｘア
ドレスレジスタ１に設定されたＸアドレス値とＹアドレ
スレジスタ４に設定されたＹアドレス値はそれぞれ、Ｘ
アドレス補正回路５とＹアドレス補正回路６によって、
制御するアドレス空間のメモリ実装サイズを越えている
かどうか判断される。アドレス値がメモリ実装サイズを
越えている時は、実メモリが割り当てられるアドレス空
間上の対応するアドレス値に補正する。
。実メモリ等のアドレス空間は、Ｘ実装サイズレジスタ
２とＹ実装サイズレジスタ３に設定されたＸ、Ｙ実装サ
イズ値の二次元平面として制御される。二次元アドレス
空間へアクセスするのは、Ｘアドレスレジスタ１とＹア
ドレスレジスタ４に設定されたアドレス値とする。Ｘア
ドレスレジスタ１に設定されたＸアドレス値とＹアドレ
スレジスタ４に設定されたＹアドレス値はそれぞれ、Ｘ
アドレス補正回路５とＹアドレス補正回路６によって、
制御するアドレス空間のメモリ実装サイズを越えている
かどうか判断される。アドレス値がメモリ実装サイズを
越えている時は、実メモリが割り当てられるアドレス空
間上の対応するアドレス値に補正する。
第３図は、アドレス空間をはみ出したアドレス値の補正
を示した図である。二次元アドレス空間を超克たＡ、Ｂ
、Ｃアドレスは、実メモリの対応するアドレス空間上の
ａ、ｂ、ｃアドレスに補正される。Ｘアドレス補正回路
５．Ｙアドレス補正回路６により補正されたアドレス値
は、実メモリアドレス生成回路７によって実メモリ等の
一次元アドレス空間に割り当てられる。物理メモリは連
続アドレスとなっているため、補正されたＸ、Ｙアドレ
ス値から連続したアドレス値を作る。
を示した図である。二次元アドレス空間を超克たＡ、Ｂ
、Ｃアドレスは、実メモリの対応するアドレス空間上の
ａ、ｂ、ｃアドレスに補正される。Ｘアドレス補正回路
５．Ｙアドレス補正回路６により補正されたアドレス値
は、実メモリアドレス生成回路７によって実メモリ等の
一次元アドレス空間に割り当てられる。物理メモリは連
続アドレスとなっているため、補正されたＸ、Ｙアドレ
ス値から連続したアドレス値を作る。
第４図は１本発明のアドレス制御回路によるアドレス制
御の流れ図である。二次元平面として制御される実メモ
リの割り当てられるＸ方向、Ｙ方向の実装サイズは、初
期値として設定され、アドレス空間の拡張や制御するア
ドレス空間のサイズ変更が容易にできる。Ｘ、Ｙアドレ
スレジスタに設定されたＸアドレス値とＹアドレス値は
、実装。
御の流れ図である。二次元平面として制御される実メモ
リの割り当てられるＸ方向、Ｙ方向の実装サイズは、初
期値として設定され、アドレス空間の拡張や制御するア
ドレス空間のサイズ変更が容易にできる。Ｘ、Ｙアドレ
スレジスタに設定されたＸアドレス値とＹアドレス値は
、実装。
モリの割り当てられるメモリ実装サイズの制御するアド
レス空間上のアドレスに補正される。補正されたＸ、Ｙ
アドレス値は、物理メモリ等の対応する実メモリアドレ
スに変換される。
レス空間上のアドレスに補正される。補正されたＸ、Ｙ
アドレス値は、物理メモリ等の対応する実メモリアドレ
スに変換される。
第５図は、第４図の流れ図中の設定値であるアドレス空
間のＸ方向、Ｙ方向の実メモリ等の実装サイズＸｓ 、
Ｙａ 、アクセスする点、 Ｘａ 、 Ｙａと制御す
るアドレス空間の対応を示している。
間のＸ方向、Ｙ方向の実メモリ等の実装サイズＸｓ 、
Ｙａ 、アクセスする点、 Ｘａ 、 Ｙａと制御す
るアドレス空間の対応を示している。
以上のように１本発明は実メモリ等のアドレス空間を二
次元平面として制御することにより、イメージ情報等の
データ転送を高速に行なうことが可能になる。実メモリ
のアドレス空間は、マイクロプロセッサのアドレス空間
上にないため、増設用メモリが−ドのように必要に応じ
てメモリ容量を増加して使用する装置のメモリ制御回路
に適用できる。さらに２表示回路のスクロールのような
仮想的なアドレス空間上にあるイメージ情報等のデータ
の一部を、実メモリのアドレス空間上に割り当て、かつ
実メモリのアドレス空間の位置を仮想的なアドレス空間
上で自由に移動するアドレス制御回路に適用した場合、
その効果は大きい。
次元平面として制御することにより、イメージ情報等の
データ転送を高速に行なうことが可能になる。実メモリ
のアドレス空間は、マイクロプロセッサのアドレス空間
上にないため、増設用メモリが−ドのように必要に応じ
てメモリ容量を増加して使用する装置のメモリ制御回路
に適用できる。さらに２表示回路のスクロールのような
仮想的なアドレス空間上にあるイメージ情報等のデータ
の一部を、実メモリのアドレス空間上に割り当て、かつ
実メモリのアドレス空間の位置を仮想的なアドレス空間
上で自由に移動するアドレス制御回路に適用した場合、
その効果は大きい。
第１図（ａ） 、 （ｂ）は２本発明のアドレス制御回
路により制御するメモリ空間を示す図、第２図は１本発
明の一実施例の基本的構成を示す図、第３図は物理メモ
リの対応するアドレス空間をはみ出したアドレス値の補
正を示す図、第４図は１本発明のアドレス制御回路によ
るアドレス制御の流れ図。 第５図は、第４図の流れ図中の設定値とアドレス空間の
対応を示す図である。 図において、ｌ・・・Ｘアドレスレジスタ、２・・・Ｘ
実装サイズレジスタ、３・・・Ｙアドレスレジスタ。 ４・・・Ｙ実装サイズレジスタ、５・・・Ｘアドレス補
正回路、６・・・Ｙアドレス補正回路、７・・・実メモ
リアドレス生成回路、８・・・メモリアドレス信号。 ↓ 工 第３図
路により制御するメモリ空間を示す図、第２図は１本発
明の一実施例の基本的構成を示す図、第３図は物理メモ
リの対応するアドレス空間をはみ出したアドレス値の補
正を示す図、第４図は１本発明のアドレス制御回路によ
るアドレス制御の流れ図。 第５図は、第４図の流れ図中の設定値とアドレス空間の
対応を示す図である。 図において、ｌ・・・Ｘアドレスレジスタ、２・・・Ｘ
実装サイズレジスタ、３・・・Ｙアドレスレジスタ。 ４・・・Ｙ実装サイズレジスタ、５・・・Ｘアドレス補
正回路、６・・・Ｙアドレス補正回路、７・・・実メモ
リアドレス生成回路、８・・・メモリアドレス信号。 ↓ 工 第３図
Claims (1)
- １、アドレス制御回路において、制御するアドレス空間
に対し、実際に存在する実メモリ等のＸ方向、Ｙ方向の
実装サイズと該アドレス空間へアクセスするＸアドレス
とＹアドレスを設定するレジスタ群と、制御するアドレ
ス空間の実装サイズを越えたアドレスを補正するＸアド
レス補正回路及びＹアドレス補正回路と、該Ｘアドレス
補正回路とＹアドレス補正回路の出力であるアドレス値
を実メモリ等のアドレス空間に割り当てるアドレス変換
回路とを有することを特徴とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124096A JPS61282947A (ja) | 1985-06-10 | 1985-06-10 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124096A JPS61282947A (ja) | 1985-06-10 | 1985-06-10 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282947A true JPS61282947A (ja) | 1986-12-13 |
Family
ID=14876822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124096A Pending JPS61282947A (ja) | 1985-06-10 | 1985-06-10 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282947A (ja) |
-
1985
- 1985-06-10 JP JP60124096A patent/JPS61282947A/ja active Pending
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