JPH04184659A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＤＭＡ制御装置に関するものである。

従来の技術 近年、高速プロセッサや大容量メモリ、補助装置の進展
にともなって、取り扱うデータの量が膨大なものになシ
、高速のデータ処理が必要とされ、取シ扱うデータの転
送も高速化が要求されている。

中でも、メモリ間や補助記憶装置とメモリ間での転送は
、データのブロック単位での処理も頻繁に行われること
が多い。

従来、メモリ間での転送及びＩ１０装置とメモリ間での
転送などをホストプロセッサの介在なしに高速に行うも
のとして、ＤＭＡ制御装置がある。

従来のＤＭＡ制御装置では、これらの転送は一メモリ領
域やある補助記憶装置の一領域のデータを別の領域に転
送するものであり、このとき格納すべき領域の元の内容
は書き換えられてしまうため、これを残すことはできな
い。

しかし、画像処理などでは、メモリ内容を書き換えずに
単にブロック単位でデータを交換するだけの操作や補助
記憶装置とメモリ間でのデータの交換などがたびたび必
要とされる。この操作を従来のＤＭＡ制御装置で行うと
すると、交換及び転送対象のデータを一時記憶する転送
用のデータ記憶部を別に独立に必要とし、かつ転送用デ
ータ記憶部に対するアクセス位置を指定する回路も別に
必要となる。

以下その構成について第３図を参照しながら説明する。

第３図に示すように、データ記憶部８とデータ記憶部９
のデータを交換する場合、交換の対象となるデータを一
時退避させるデータ記憶部１０を必要とする。アクセス
位置レジスタ１１で指定されるデータ記憶部８の内容を
データレジスタ１４を介して、データ記憶部１ｏに一時
退避する。データ記憶部１０のアクセス位置はアクセス
位置レジスタ１３によって制御される。次に、アクセス
位置レジスタ１２で指定されるデー、夕記憶部９の内容
をデータレジスタ１４を介してアクセス位置レジスタ１
１で指定されるデータ記憶部８に格納する。さらに先に
データ記憶部に一時格納されたデータをデータレジスタ
１４を介してアクセス位置レジスタ１２によって指定さ
れたデータ記憶部９に格納することにより２つのテ°−
タ記憶部間のデータが交換される。

以上の読み出し及び書き込み制御は制御回路１５の読み
出し信号Ｃ１書き込み信号ｄによって行われる。

発明が解決しようとする課題 このような従来のＤＭＡ制御装置では、交換及び転送対
象のデータを一時記憶するデータ記憶部のほかにデータ
転送のためのアクセス位置を指定するアクセス位置レジ
スタが必要であシ、データの交換及び転送に時間がかか
っていた。

本発明は上記課題を解決するもので、複数のデータ記憶
部間でのデータの交換及び転送を簡単な回路で高速に実
行するＤＭＡ制御装置を提供することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、データ記憶部に対
してデータ記憶部のアクセス位置を指定するアクセス位
置レジスタと転送の対象となるデータを一時格納するた
めのデータレジスタとデータ転送を制御する制御回路と
を有したものである。

作　　用 本発明は上記した構成により、読み出し信号によって、
アクセス位置レジスタに指示されているデータをデータ
レジスタに読み出し、−時格納し、書き込み信号によっ
てアクセス位置レジスタに指示されているデータ記憶部
に書き込み信号を送るものである。

実施例 以下、本発明の一実施例について第１図及び第２図を参
照しながら説明する。

まず、２つのデータ記憶部間のデータの交換について説
明する。第１図に示すように、データ記憶部１と、この
データ記憶部１のアクセス位置を指定するアクセス位置
レジスタ３と、アクセス位置レジスタ３によって指定さ
れたデータを一時格納するデータレジスタ６とデータ記
憶部２とこのデータ記憶部２のアクセス位置を指定する
アクセス位置レジスタ４と、アクセス位置レジスタ４に
　′よって指定されたデータを一時格納するデータレジ
スタ６とこれらのデータ記憶部間のデータ転送を制御す
る制御回路７とによって構成される。

上記構成において動作を説明すると、制御回路７の読み
出し信号ａによってアクセス位置レジスタ３の内容でデ
ータ記憶部１のデータがデータ記憶部１からデータレジ
スタ６に読み出され、アクセス位置レジスタ４の内容で
指定されている交換の対象データがデータ記憶部２から
データレジスタに読み呂される。制御回路７の書き込み
信号ｄによってデータレジスタ６に格納されている転送
対象データがアクセス位置レジスタ４の内容で指定され
ているデータ記憶部２に書き込まれ、データレジスタ６
に格納されている転送対象データがアクセス位置レジス
タ３の内容で指定されているデータ記憶部１に書き込ま
れる。

なお、上記実施例において、アクセス位置レジスタ３及
びアクセス位置レジスタ４に格納されているアクセス位
置データをインクリメント又はデクリメントすればデー
タ記憶部の別の領域同志の開でも上記動作をくシ返すこ
とができる。

次に複数のデータ記憶部間のデータの転送について説明
する。第２図に示すように、データ記憶部Ｍ１〜Ｍｎ　
とそれぞれのアクセヌ位置を指定するアクセス位置レジ
スタＡＲ，，ＡＲｎ及びこれらアクセス位置レジスタＡ
Ｒ１〜ＡＲｎによって指定されるデータを一時格納する
ためのデータレジスタＤＲ，〜ＤＲｎさらにデータの転
送を制御する制御回路ＣＲによって構成される。

上記構成においてデータ記憶部Ｍ１のデータをデータ記
憶部Ｍ２〜Ｍｎに転送する場合を説明すると、制御回路
ＣＲからの読み出し信号Ｒｎによってアクセス位置レジ
スタＡＲ，の内容で指定されるデータ記憶部Ｍ、転送対
象データがデータレジスタＤＲ１に読み出され、制御回
路ＣＲから出力される書き込み信号Ｗｎによってデータ
レジスタＤＲ１に格納されているデータがアクセス位置
レジスタＡＲ２〜ＡＲｎの内容で指定されているデータ
記憶部Ｍ２〜Ｍユに書き込まれる。

このように本発明のＤＭＡ制御装置によれば、各データ
記憶部に対応したデータレジスタを設けることにより、
ホストプロセッサの介在なしに複数のデータ記憶部間の
情報交換及び転送を高速に行うことができるものである
。

発明の効果 以上の実施例から明らかなように、本発明のＤＭＡ制御
装置によれば、複数のデータ記憶部に各々の一時的記憶
部を設けることによシ情報の交換及び転送を高速に実行
することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＤＭＡ制御装置の構成
を示すブロック図、第２図は本発明の第２の実施例のＤ
ＭＡ制御装置の構成を示すブロック図、第３図は従来の
ＤＭＡ制御装置の構成を示すブロック図である。 １．２・・・・・・データ記憶部、３，４・・・・・・
アクセス位置レジスタ、５・、６・・・パ・データレジ
スタ、７・・・・・・制御回路。 代理人の氏名　弁理士　小鍜治　　明　ほか２名菓　１
　図

Claims (1)

【特許請求の範囲】
1. 複数のデータ記憶部と、データのアクセス位置を指定す
   るアクセス位置レジスタと、前記データ記憶部に各々対
   応して配され前記アクセス位置レジスタに指定されたデ
   ータを格納する複数のデータレジスタと、前記データ記
   憶部と前記データレジスタ間のデータの交換及び転送を
   制御する制御回路を有し、前記制御回路からの読みだし
   信号によって、前記アクセス位置レジスタの指定内容に
   基づきデータレジスタにデータを読みだし、前記制御回
   路からの書き込み信号によって前記データ記憶部に前記
   アクセス位置レジスタの指定内容に基づきデータの交換
   及び転送を行うことを特徴とするＤＭＡ制御装置。