JPS6127627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6127627A JPS6127627A JP14883484A JP14883484A JPS6127627A JP S6127627 A JPS6127627 A JP S6127627A JP 14883484 A JP14883484 A JP 14883484A JP 14883484 A JP14883484 A JP 14883484A JP S6127627 A JPS6127627 A JP S6127627A
- Authority
- JP
- Japan
- Prior art keywords
- gas
- phosphorus
- gate
- doped
- silicide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の性能を向上するための製造方法に
関、するものである。
関、するものである。
従来例の構成とその問題点
半導体集積回路の集積度の向上によシ、チップ面積の拡
大および素子寸法の縮小化が著しく信号伝達の遅延時間
が大きな問題となっている。
大および素子寸法の縮小化が著しく信号伝達の遅延時間
が大きな問題となっている。
上記問題を解決するために、ＶＬＳＩのゲート電極およ
び配線電極材料として低抵抗材料である高融点金属シリ
サイドが注目されている。
び配線電極材料として低抵抗材料である高融点金属シリ
サイドが注目されている。
従来例として第１図によりタングステンシリサイドゲー
トの形成法と問題点を説明する。
トの形成法と問題点を説明する。
半導体基板４上にフィールド絶縁膜６を形成し、ＭＯ８
型トランジスターの活性領域６上にゲート絶縁膜９を形
成する。次に第１図Ａに示す様にシランガス（５ｉＨ４
）１およびフッ化タンダステンガス（ＷＦ６）２ｆｉ−
原材料ガスとしてＣＶＤ法によりタングステンシリサイ
ド膜７を形成し、ホトリソ技術を用いて、タングステン
シリサイドゲート７を形成したのち不純物拡散領域８を
形成する。
型トランジスターの活性領域６上にゲート絶縁膜９を形
成する。次に第１図Ａに示す様にシランガス（５ｉＨ４
）１およびフッ化タンダステンガス（ＷＦ６）２ｆｉ−
原材料ガスとしてＣＶＤ法によりタングステンシリサイ
ド膜７を形成し、ホトリソ技術を用いて、タングステン
シリサイドゲート７を形成したのち不純物拡散領域８を
形成する。
この場合原料ガスであるフッ化タングステン（ＷＦ６）
２は高純度の物が得られない。これは現在の技術では高
純度の精製が難しいためであり、タングステンシリサイ
ドゲート７中には、相当の不純物が含まれる。特にアル
カリ金属であるナトリウム（Ｎａ）等は、ＭＯ３型トラ
ンジスタの動作中に容易に電界効果により移動し、動作
特性特にしき閾値電圧の不安定化を招くという信頼性上
の問題がある。同様のことはモリプーデンシリサイド等
の他の高融点金属シリサイドについても言える。
２は高純度の物が得られない。これは現在の技術では高
純度の精製が難しいためであり、タングステンシリサイ
ドゲート７中には、相当の不純物が含まれる。特にアル
カリ金属であるナトリウム（Ｎａ）等は、ＭＯ３型トラ
ンジスタの動作中に容易に電界効果により移動し、動作
特性特にしき閾値電圧の不安定化を招くという信頼性上
の問題がある。同様のことはモリプーデンシリサイド等
の他の高融点金属シリサイドについても言える。
発明の目的
そこで本発明は高融点金属シリサイドゲートヲ用いる場
合の信頼性上の問題を解決する方法を提供することを目
的とする。
合の信頼性上の問題を解決する方法を提供することを目
的とする。
発明の構成
本発明は絶縁分離形成およびフィールド形成後ゲート絶
縁膜を形成した半導体基板上に、高融点金属シリサイド
膜を形成する際、ＣＶＤ法により高融点金属原料ガス、
例えばフッ化タングステン（ＷＦ６）やフッ化モリブデ
ン（ＭｏＦ６）等のガスと、ホスフィン（ＰＨ５）およ
びシラン（５ｉＨ４）を所望の濃度にあらかじめ混合し
たガスをｃｖｎ反応炉へ供給することにより、所定の濃
度にリンイオン（Ｐ＋）がドープされた高融点金属シリ
サイド膜を形成する方法全提供するものである。
縁膜を形成した半導体基板上に、高融点金属シリサイド
膜を形成する際、ＣＶＤ法により高融点金属原料ガス、
例えばフッ化タングステン（ＷＦ６）やフッ化モリブデ
ン（ＭｏＦ６）等のガスと、ホスフィン（ＰＨ５）およ
びシラン（５ｉＨ４）を所望の濃度にあらかじめ混合し
たガスをｃｖｎ反応炉へ供給することにより、所定の濃
度にリンイオン（Ｐ＋）がドープされた高融点金属シリ
サイド膜を形成する方法全提供するものである。
本発明者は上記方法により、信頼性上安定でしかも形成
工程が単純で、均一よくＰ＋ドープされた高融点金属シ
リサイドゲートが形成できることを見い出した。
工程が単純で、均一よくＰ＋ドープされた高融点金属シ
リサイドゲートが形成できることを見い出した。
実施例の説明
本発明の実施例を第２図を用いて詳細に説明する。実施
例としてＰ型シリコン基板でｎチャネルＭＯ８ＦＥＴを
形成する場合について説明する。
例としてＰ型シリコン基板でｎチャネルＭＯ８ＦＥＴを
形成する場合について説明する。
半導体基板４上にＬＯＣＯ３法により約０．６μｍのフ
ィールド領域６′ｆｆ：形成したのち、約２５ ｎｍの
ゲート酸化膜９を形成する。次に第２図人に示すように
Ａｒをベースとした濃度約１％のホスフィン（ＰＨｓ）
ｅ含むシラン（ＳｉＨ４）を混合したボンベ１０と、７
ノ化タングステン（ｗｐ’、、）のボンベ２より所定の
流量にて減圧ＣＶＤ反応炉３に供給する。温度約３００
〜６００°Ｃでリンが濃度約１０ ｍ ドープされたタ
ングステンシリサイド膜１１を厚さ約２０００人で形成
し、ホトリソ及びエツチング技術を用いてゲート電極１
１を形成する。次にイオン注入技術を用いてＡｓ＋イオ
ンを注入し拡散領域８を形成する。この場合タングスス
テンシリサイドゲート１１中には、均一にリンがドープ
されており、ゲート酸化膜９中およびタングステンシリ
サイド中に混入したＮ＆等のアルカリ金属イオンをゲッ
ターすることができる。また上記方法によれば、シリサ
イド膜中には、リンを濃度が均一にドープできるため、
シリサイド膜を配線として、基板とコンタクト形成する
際に、リンの拡散源として用いるとコンタクト抵抗のバ
ラツキを少なくすることが可能であることを見い出した
。
ィールド領域６′ｆｆ：形成したのち、約２５ ｎｍの
ゲート酸化膜９を形成する。次に第２図人に示すように
Ａｒをベースとした濃度約１％のホスフィン（ＰＨｓ）
ｅ含むシラン（ＳｉＨ４）を混合したボンベ１０と、７
ノ化タングステン（ｗｐ’、、）のボンベ２より所定の
流量にて減圧ＣＶＤ反応炉３に供給する。温度約３００
〜６００°Ｃでリンが濃度約１０ ｍ ドープされたタ
ングステンシリサイド膜１１を厚さ約２０００人で形成
し、ホトリソ及びエツチング技術を用いてゲート電極１
１を形成する。次にイオン注入技術を用いてＡｓ＋イオ
ンを注入し拡散領域８を形成する。この場合タングスス
テンシリサイドゲート１１中には、均一にリンがドープ
されており、ゲート酸化膜９中およびタングステンシリ
サイド中に混入したＮ＆等のアルカリ金属イオンをゲッ
ターすることができる。また上記方法によれば、シリサ
イド膜中には、リンを濃度が均一にドープできるため、
シリサイド膜を配線として、基板とコンタクト形成する
際に、リンの拡散源として用いるとコンタクト抵抗のバ
ラツキを少なくすることが可能であることを見い出した
。
また、タングステン以外のシリサイド（例えばＭｏ 、
Ｔａ 、 Ｔｉ 、等）も同様にしてリンをドープす
ることも可能である。
Ｔａ 、 Ｔｉ 、等）も同様にしてリンをドープす
ることも可能である。
発明の効果
上記の様に、本発明によれば、シリサイド膜中にリンを
均一にドープすることが可能であり、信頼性上問題とな
るＮａ等の可動性イオンをゲッターすることができる。
均一にドープすることが可能であり、信頼性上問題とな
るＮａ等の可動性イオンをゲッターすることができる。
またホスフィンとシランを混合することで配管やボンベ
等の節約ができ、しかもメンテナンス上危険なガスを一
つにして扱えるので安全性における効果がある。
等の節約ができ、しかもメンテナンス上危険なガスを一
つにして扱えるので安全性における効果がある。
１・・・・・・シランボンベ、２・・中・フッ化タング
ステンボンベ、３・・・・・・ＣＶＤ反応炉、４・・・
・・・基板、７・・・・・・シリサイトゲ−）、１０・
・・・・・混合ガスボンベ、１１・・・・・・Ｐ ド
ープド、シリサイドゲート。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 （Ａ） ？ （Ｂ） 第２図 （ハ） ど （β） ｌ
ステンボンベ、３・・・・・・ＣＶＤ反応炉、４・・・
・・・基板、７・・・・・・シリサイトゲ−）、１０・
・・・・・混合ガスボンベ、１１・・・・・・Ｐ ド
ープド、シリサイドゲート。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 （Ａ） ？ （Ｂ） 第２図 （ハ） ど （β） ｌ
Claims (1)
- ホスフィンガスとシランガスを所定の濃度に含むガス
とシリサイド膜形成用ガスとからＣＶＤ法によりリンド
ープされたシリサイド膜を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14883484A JPS6127627A (ja) | 1984-07-18 | 1984-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14883484A JPS6127627A (ja) | 1984-07-18 | 1984-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127627A true JPS6127627A (ja) | 1986-02-07 |
Family
ID=15461774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14883484A Pending JPS6127627A (ja) | 1984-07-18 | 1984-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476759A (en) * | 1987-09-17 | 1989-03-22 | Seiko Instr & Electronics | Tungsten silicide film and manufacture thereof |
| US6404021B1 (en) | 1997-02-25 | 2002-06-11 | Tokyo Electron Limited | Laminated structure and a method of forming the same |
-
1984
- 1984-07-18 JP JP14883484A patent/JPS6127627A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476759A (en) * | 1987-09-17 | 1989-03-22 | Seiko Instr & Electronics | Tungsten silicide film and manufacture thereof |
| US6404021B1 (en) | 1997-02-25 | 2002-06-11 | Tokyo Electron Limited | Laminated structure and a method of forming the same |
| US6489208B2 (en) | 1997-02-25 | 2002-12-03 | Tokyo Electron Limited | Method of forming a laminated structure to enhance metal silicide adhesion on polycrystalline silicon |
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