JPS61276003A - 電子機器の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、特に電子複写装置におけるトータルカウンタ
のように主電源が投入されていない場合でも内蔵された
補助電源により記憶内容を維持する記憶回路を備えた電
子機器の制御装置に関する。

［発明の技術的背景とその問題点］ 近年、実行済の複写回数を累計した値を信号として記憶
する記憶回路を備えた電子複写装置が開発されている。

この記憶回路はトータルカウンタ等と呼ばれ、たとえば
リチウムＮ池等により主電源が投入されていない場合に
も累計した値を保持している。この記憶回路は極めて電
力消費量の少ないＲＡＭと、同様に極めて電力消費量の
少ないグー１−ＩＣとから構成されている。

そしてこの記憶回路に書込まれたカウント数はメインテ
ナンスの時期の判断やコピーコストの痺出等に利用され
る。

したがってＲＡＭに動作不良が生じ、正しく複写回数が
累計されなくなると、適切なメインテナンスを実行する
ことができなくなる等の不都合が生じるので、この記憶
回路に対しては高い信頼性が要求されている。

なお一般に、この記憶回路に保持されているカウント数
は操作ボタンの押圧等により、たとえば装置上面に設け
られている表示パネルのインジケータ等に表示される。

ところで従来の電子複写装置では、上述した記憶回路の
動作チェックは自動的には行なわれておらず、仮に記憶
回路に動作不良が生じても、カウント数を確認する操作
を行なうまでは、その異常を知ることができない。

そして記憶回路が異常のままで複写を重ねると、複写回
数が累計されなくなるので、特に次のメインテナンスが
行なわれるまでの期間が長い場合等には、装置の稼Ｓａ
歴を判断することができなくなってしまう。

［発明の目的］ 本発明はこのような事情によりなされたもので１、電子
複写装置における複写回数記憶用のトータルカウンタ等
、主電源が投入されていない場合に内蔵された補助電源
により記憶内容を維持する記憶回路に異常が発生した場
合、これを短時間の内に知ることができる電子機器の制
御装置の提供を目的としている。

［発明の概要］ 本発明は上述した問題点を解決すべく、主電源が投入さ
れていない場合に内蔵された補助電源により記憶内容を
維持する記憶回路を備えた電子機器の制御装置に、前記
記憶回路の動作を試験する試験データを保持した試験デ
ータ保持手段と、前記主電源が投入された時点で前記記
憶回路の未使用記憶領域に前記試験データを書込む試験
データ書込み手段と、この書込まれた試験データを読出
す試験データ読出手段と、前記試験データ保持手段に保
持されている前記試験データと前記試験データ読出手段
が読出した試験データとを比較して一致するか否かを検
出する試験データ比較手段と、これら試験データが一致
した場合に前記記憶回路の動作を正常と判断する一方、
これら試験データが一致しない場合には前記記憶回路の
動作を異常と判断して各判断結果に応じた後続処理を行
う制御手段とを設け、前記記憶回路に異常が生じた場合
でも、次の主電源投入時に警告表示等を行わせるもので
ある。

［発明の実施例］ 以下、本発明の実施例の詳細を図面に基づいて説明する
。

本実施例は本発明の電子機器の制御装置を電子複写装置
に用いた場合の例である。

第１図は本実施例装置の全体的な構成を示すブロック図
である。

本実施例装置はコントロールパネル１および各部に設け
られたスイッチ・センサ２から指示信号を入力して高圧
トランス３、除電ランプ４、ブレード５、ランプレギュ
レータ６、モータドライバ７、ヒータ制御部８およびＲ
ＡＭコントロール回路９を制御するメインプロセッサ群
１０と、モータ位置センサ１１からの位置情報信号に基
づきパルスモータドライバ１２を介してスキャンモータ
、レンズモータ、ミラーモータおよびチャージモータを
制御するサブプロセッサ（アッパ群）１３と、パルスモ
ータドライバ１２を介してドラムモータ、フィードモー
タおよびレジストモータを制御するサブプロセッサ（ロ
ア群）１４とから構成されている。

なおこの全体的な構成は従来の電子複写装置と共通して
いる。

第２図は上述したＲＡＭコントロール回路９の構成をよ
り具体的に示す回路図である。

このＲＡＭコントロール回路はトータルカウンタの記憶
手段としてのＣ−ＭＯＳのＲＡＭ１５と、同じ＜Ｃ−Ｍ
ＯＳのゲートＩＣ１６とが相互に接続され、ＲＡＭ１５
のチップイネーブル端子ＣＥ、同リードライト選択端子
Ｒ／Ｗに接続された４素子２段のＡＮＤ回路１７の入力
側にメインプロセッサ群１０からのリードライト選択信
号Ｒ／Ｗ、チップイネーブル信ＱＣＥ、インヒビット信
号ＩＮＨが入力されるような構成にされている。

そしてＲＡＭ１５はコンデンサＣ１あφいはリチウム電
池ＢＴ＋により主電源スイッチがＯＦＦにされている場
合でも、書込まれているデータを保持できるようにされ
ている。

まず、主電源スイッチが投入され電源（５ポル１−）が
立ち上がると、ダイオードＺＤ＋を介してトランジスタ
Ｑ２がＯＮ、トランジスタＱ１がＯＮになり、ＲＡＭ１
５とゲートＩＣ１６のそれぞれにトランジスタＱ１から
５ボルトの電源が供給され、ＲＡＭ１５およびゲートＩ
Ｃ１６が動作を始める。

なお、これに伴ってメインプロセッサ群１０は各部の動
作制御を開始し、複写の実行が可能となる。

そしてＲＡＭコントロール回路においてＲＡＭ１５の記
憶内容の変更が行なわれる場合には、メインプロセッサ
群１０からゲートＩＣ１６にＲＡＭ１５の記憶エリアの
番地を示すシリアル信号ＳＩＮが入力され、この信号が
パラレルな信号に変換されてＲＡＭ１５のアドレス端子
Ａｏ〜Ａ９に、印加される。

これと同時にメインプロセッサ群１０から書込むべき数
値がＲＡＭ１５の入出力端子Ｉ１０に印加され、書込み
指示信号がＲＡＭ１５のチップイネーブル端子ＧＥおよ
びリードライト選択端子Ｒ／Ｗに印加される。

またこのときコンデンサＣ１には抵抗Ｒ９およびダイオ
ードＤ２を介して５ボルト近くの電圧が印加される。

そして主電源スイッチがＯＦＦにされた場合、一定期間
（数日）はコンデンサＣ１によりＲＡＭ１５に駆動電流
が供給され、一定期間後はリチウム電池ＢＴ＋によりＲ
ＡＭ１５に駆動電流が供給される。

このように本実施例装置では、ＲＡＭ１５に書込まれた
複写回数の累計を示すデータは主電源スイッチがＯＦＦ
された後も保持される。

以上の点も従来の装置と共通しているが、本実施例装置
では主電源スイッチが投入された時点で、メインプロッ
サ群１０がＲＡＭコントロール回路９に対して第３図に
示したような動作を行う。

本実施例装置では前提としてメインプロセッサ群１０が
ＲＡＭ１５の動作を試験する試験データを保持している
。

そして第３図に示すように、装置の主電源スイッチが投
入されると（ステップＡ）、これと同時にメインプロセ
ッサ群１０がシリアル入力ラインＳＩＮからゲートＩＣ
’１６を介してＲＡＭ１５の未使用記憶領域のアドレス
をセットしくステップＢ）、続いて入出力ポートＩ１０
からＲＡＭ１５に試験データを書込み（ステップＣ）、
続いて書込んだ試験データをＲＡＭ１４から読出しくス
テップＤ）、書込んだ試験データと読出した試験データ
とが一致するか否かを判断しくステップＥ）、両者が一
致した場合には、メインプロセッサ１０はＲＡＭ１５の
動作を１正常」であると判断し複写動作を行なうための
後続処理を行う（ステップＦ）。一方、これら書込／υ
だ試験データと読出した試験データとが一致しなかった
場合には、メインプロセッサ１０はＲＡＭ１５の動作を
「異常」でおると判断し、たとえばインジケータに警告
表示を行なう等の処理を行う（ステップＧ）。

このように本実施例装置では装置の主電源が投入された
時点で、従来のいわゆるメモリテスタが行っている動作
と同じプロセスでＲＡＭ１５の動作試験を行ない、ＲＡ
Ｍ１５に異常が生じていた場合には警告表示等を行なう
ので、ＲＡＭ１５に動作異常が生じていても主電源を投
入した時点でその異常を認識することができる。

そしてＲＡＭ１４の異常を認識した時点で保守会社に連
絡すれば、それほど大きな誤差を伴うことなく修理を行
わせることができる。

なお本実施例装置を構成するにあたっては、少なくとも
メインプロセッサ群１０に試験データを保持する機能と
、主電源が投入された時点でＲＡＭ１５の未使用記憶領
域に試験データを書込む機能と、書込んだ試験データを
読出す機能と、書込＾、だ片時デー々と装出１．を−ぜ
餘ギー々とをトド粒する機能とを設ける必要があるが、
これらは制御プログラムの構成により容易に実現するこ
とができる。

以上、本実施例では本発明の電子機器の制御装置を電子
複写装置に適用した場合について説明したが、本発明の
電子機器の制御装置は電子複写装置に限らず、内蔵され
た補助電源により記憶内容を維持する記憶回路を備えた
電子機器に対して、同様に実施することができる。

［発明の効果］ 以上説明したように本発明の電子機器の制御装置は、記
憶回路の動作を試験する試験データを保持した試験デー
タ保持手段と、主電源が投入された時点で記憶回路の未
使用記憶領域に前記試験データを書込む試験データ書込
み手段と、この書込まれた試験データを読出す試験デー
タ読出手段と、前記試験データ保持手段に保持されてい
る前記試験データと前記試験データ読出手段が読出した
試験データとを比較して一致するか否かを検出する試験
データ比較手段と、これら試験データが一致した場合に
前記記憶回路の動作を正常と判断する一方、これら試験
データが一致しない場合には前記記憶回路の動作を異常
と判断して各判断結果に応じた後続処理を行う制御手段
とを備えているので、記憶回路に動作異常が生じた場合
でもその異常を短時間の後に認識することができ、適切
な処置を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体的な構成を示すブロッ
ク図、第２図はその要部の構成を具体的に示す回路図、
第３図は同実施例における制御プロセスを示す流れ図で
おる。 ９・・・・・・・・・ＲＡＭコントロール回路１０・・
・・・・・・・メインプロセッサ群１５・・・・・・・
・・ＲＡＭ １６・・・・・・・・・ゲートＩＣ 第２図 粥３図

Claims (3)

【特許請求の範囲】
1. （１）主電源が投入されていない場合に内蔵された補助
   電源により記憶内容を維持する記憶回路を備えた電子機
   器の制御装置において、前記記憶回路の動作を試験する
   試験データを保持した試験データ保持手段と、前記主電
   源が投入された時点で前記記憶回路の未使用記憶領域に
   前記試験データを書込む試験データ書込み手段と、この
   書込まれた試験データを読出す試験データ読出手段と、
   前記試験データ保持手段に保持されている前記試験デー
   タと前記試験データ読出手段が読出した試験データとを
   比較して一致するか否かを検出する試験データ比較手段
   と、これら試験データが一致した場合に前記記憶回路の
   動作を正常と判断する一方、これら試験データが一致し
   ない場合には前記記憶回路の動作を異常と判断して各判
   断結果に応じた後続処理を行う制御手段とを備えている
   ことを特徴とする電子機器の制御装置。
2. （２）電子機器が、電子複写装置である特許請求の範囲
   第１記載の電子機器の制御装置。
3. （３）記憶回路が、実行済の複写回数を累計した値を記
   憶するトータルカウンタである特許請求の範囲第２項記
   載の電子機器の制御装置。