JPS61271541A - 暴走処理回路 - Google Patents
暴走処理回路Info
- Publication number
- JPS61271541A JPS61271541A JP60112537A JP11253785A JPS61271541A JP S61271541 A JPS61271541 A JP S61271541A JP 60112537 A JP60112537 A JP 60112537A JP 11253785 A JP11253785 A JP 11253785A JP S61271541 A JPS61271541 A JP S61271541A
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- Japan
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- chip
- ram
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野１
本発明はマイクロプロセッサを使用した制御回路などの
暴走対策に関するものである。
暴走対策に関するものである。
［背景技術Ｊ
一般にマイクロプロセッサシステムの暴走を検出するた
めに種々の方法が用いられているが、本発明はＲＡＭチ
ップの後続されていないメモリの空き領域なＣＰＵがア
クセスしたことを検出することによって暴走を検出する
方法に関するものである。第４図は従来のメモリアドレ
ス回路を示したもので、アドレスバスの上位複数ビット
をチップセレクト用アドレスデコーダ１に接続し、下位
複数ビットをＲＡＭチップ３に接続したものである６＃
５図（ａ）は第４図の回路のメモリマツプを示したもの
で、スタック領域は通常ＲＡＭの最後尾に設けられてい
る。暴走時にはＣＰＵがＲＡＭチップのない空さ領域Ｙ
２をアクセスするので、この空き領域Ｙ２に対応するア
ドレスデコーダの出力ピンＹ２に信号が出力されるのを
監視しておけば、暴走を検出することができる。
めに種々の方法が用いられているが、本発明はＲＡＭチ
ップの後続されていないメモリの空き領域なＣＰＵがア
クセスしたことを検出することによって暴走を検出する
方法に関するものである。第４図は従来のメモリアドレ
ス回路を示したもので、アドレスバスの上位複数ビット
をチップセレクト用アドレスデコーダ１に接続し、下位
複数ビットをＲＡＭチップ３に接続したものである６＃
５図（ａ）は第４図の回路のメモリマツプを示したもの
で、スタック領域は通常ＲＡＭの最後尾に設けられてい
る。暴走時にはＣＰＵがＲＡＭチップのない空さ領域Ｙ
２をアクセスするので、この空き領域Ｙ２に対応するア
ドレスデコーダの出力ピンＹ２に信号が出力されるのを
監視しておけば、暴走を検出することができる。
しかし実際にはＲＡＭチフプ３内にもスタック領域の低
アドレス側に空き領域があり、正常時にはスタックポイ
ンタが必要以上にＲＡ Ｍの低アドレス側へ侵入したり
することはないので、この領域も同時に監視しておくこ
とが好ましいわけである。、第６図はそのための回路例
を示したもので、データ用ＲＡＭチップ３とスタック用
ＥＡＭチップ８とをＹ、！Ｉ子とＹ３端子に接続し、第
５図（ｂ）のメモリマツプに示したように、データ領域
とスタック領域との間にＲＡＭチップのない空き領域Ｙ
２を設けて、Ｙ２端子とＹ４端子とのＯＲ出力によって
ワンショット回路６をトリがし、ＣＰＵへのリセット信
号や強制割り込み（ＮＭＩ）信号を発生するようにした
ものである。
アドレス側に空き領域があり、正常時にはスタックポイ
ンタが必要以上にＲＡ Ｍの低アドレス側へ侵入したり
することはないので、この領域も同時に監視しておくこ
とが好ましいわけである。、第６図はそのための回路例
を示したもので、データ用ＲＡＭチップ３とスタック用
ＥＡＭチップ８とをＹ、！Ｉ子とＹ３端子に接続し、第
５図（ｂ）のメモリマツプに示したように、データ領域
とスタック領域との間にＲＡＭチップのない空き領域Ｙ
２を設けて、Ｙ２端子とＹ４端子とのＯＲ出力によって
ワンショット回路６をトリがし、ＣＰＵへのリセット信
号や強制割り込み（ＮＭＩ）信号を発生するようにした
ものである。
しかしながら第６図の構成はＲＡＭチップを２個使用す
るので、メモリを多く使用するコンピュータなどには有
効であるが、あまりメモリを必要としない制御回路など
では、そのために余分にＲＡＭチップを必要とすること
になって不経済であるという問題があった。
るので、メモリを多く使用するコンピュータなどには有
効であるが、あまりメモリを必要としない制御回路など
では、そのために余分にＲＡＭチップを必要とすること
になって不経済であるという問題があった。
［発明の目的１
本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、ＲＡＭチップを１個だけ使用して
、データ領域とスタック領域との間の空き領域をも監視
できるような暴走処理回路を提供するにある。
目的とするところは、ＲＡＭチップを１個だけ使用して
、データ領域とスタック領域との間の空き領域をも監視
できるような暴走処理回路を提供するにある。
［発明の開示］
本発明による暴走処理回路は、アドレスバスの上位複数
ビットをチップセレクト用アドレスデコーダに接続し下
位複数ビットをＲＡＭチップに接続してなるメモリアド
レス回路において、アドレスデコーダの最下位入力に接
続されるべきアドレスラインをＲＡＭチップの最上位入
力に接続すると共に、ＲＡＭチップの最上位入力に接続
されるべきアドレスラインをアドレスデコーダの最下位
入力に接続することにより単一チップのＲＡＭ領域を２
分し、２分されたＲＡＭ領域のうちスタックに使用され
る領域を挟む前後の領域のチップセレクト信号を暴走処
理信号として使用するようにしたものであり、アドレス
空間上では本末２個のＲＡＭチップに対応するアドレス
に割り付けられているデータ領域及びスタック領域をノ
）−ド的には１個のＲＡＭチップ上に形成した点にｖＰ
徴を有するものである。
ビットをチップセレクト用アドレスデコーダに接続し下
位複数ビットをＲＡＭチップに接続してなるメモリアド
レス回路において、アドレスデコーダの最下位入力に接
続されるべきアドレスラインをＲＡＭチップの最上位入
力に接続すると共に、ＲＡＭチップの最上位入力に接続
されるべきアドレスラインをアドレスデコーダの最下位
入力に接続することにより単一チップのＲＡＭ領域を２
分し、２分されたＲＡＭ領域のうちスタックに使用され
る領域を挟む前後の領域のチップセレクト信号を暴走処
理信号として使用するようにしたものであり、アドレス
空間上では本末２個のＲＡＭチップに対応するアドレス
に割り付けられているデータ領域及びスタック領域をノ
）−ド的には１個のＲＡＭチップ上に形成した点にｖＰ
徴を有するものである。
第１図は本発明回路の一実施例を示したものである。同
図において、アドレスデコーダ１の最下位入力に接続さ
れるべ浮アドレスライン２がＲＡＭチップ３の最上位入
力に接続され、ＲＡＭチップ３の最上位入力に接ｌ＆さ
れるべきアドレスライン４がアドレスデコーダ１の最下
位入力に接続されている。
図において、アドレスデコーダ１の最下位入力に接続さ
れるべ浮アドレスライン２がＲＡＭチップ３の最上位入
力に接続され、ＲＡＭチップ３の最上位入力に接ｌ＆さ
れるべきアドレスライン４がアドレスデコーダ１の最下
位入力に接続されている。
第２図は第１図の回路のハードフェアとしてのメモリ構
成（ａ）とアドレス空間上のメモリ桶＊（ｂ）とを対比
して示したものである。いま同図において、スラッシュ
記号（１）の左側をアドレスデータにおけるチップセレ
クト用の最下位ビットとし、７ドレＸ空間ニオイテ、Ｏ
／１００ＸＸ 〜０／１１１ＸＸヲ７’ −タ領域、ソ
レニ続＜ １１０ＯＯＸＸ−１１０ＩＩＸＸをデータｍ
域とスタック領域の開にあってどちらにも使用さレナイ
領域、！ラニ１／１００ＸＸ−４／１１．１ＸＸをス！
−／ り領域とすると、これに上述のようなアドレス
ラインの入れ替えを行なった場合には、ＲＡＭチップは
スラッシュ（１）の右側の最上位ビットである（１）に
よってセレクトされることになるので、ＲＡＭチップの
下位半分の１１０００χＸ〜１１０ＩＩＸＸがデータ領
域となり、上位半分の１／１００ＸＸ〜１／１１１Ｘχ
がスタック領域となる。すなわち、チップセレクト用の
最下位ビットが互いに異なっているデータ領域とスタッ
ク領域とが、単一のＲＡＭチップ上に割り付けられたこ
とになる。このＲＡＭチップが例えばアドレスデコーダ
のＹ、端子の出力によってセレクトされるものとすると
、アドレス空間におけるデータ領域とスタック領域の間
の空き領域１１０ＯＯＸＸ〜１１０ＩＩＸＸはＹ。端子
からの出力によってセレクトされることになるが、実際
にはＹｏに対応する領域にはＲＡＭチップが接続されて
おらず、このＹ、出力とＹ２出力とのＯＲ出力が暴走処
理信号として用いられるのである。
成（ａ）とアドレス空間上のメモリ桶＊（ｂ）とを対比
して示したものである。いま同図において、スラッシュ
記号（１）の左側をアドレスデータにおけるチップセレ
クト用の最下位ビットとし、７ドレＸ空間ニオイテ、Ｏ
／１００ＸＸ 〜０／１１１ＸＸヲ７’ −タ領域、ソ
レニ続＜ １１０ＯＯＸＸ−１１０ＩＩＸＸをデータｍ
域とスタック領域の開にあってどちらにも使用さレナイ
領域、！ラニ１／１００ＸＸ−４／１１．１ＸＸをス！
−／ り領域とすると、これに上述のようなアドレス
ラインの入れ替えを行なった場合には、ＲＡＭチップは
スラッシュ（１）の右側の最上位ビットである（１）に
よってセレクトされることになるので、ＲＡＭチップの
下位半分の１１０００χＸ〜１１０ＩＩＸＸがデータ領
域となり、上位半分の１／１００ＸＸ〜１／１１１Ｘχ
がスタック領域となる。すなわち、チップセレクト用の
最下位ビットが互いに異なっているデータ領域とスタッ
ク領域とが、単一のＲＡＭチップ上に割り付けられたこ
とになる。このＲＡＭチップが例えばアドレスデコーダ
のＹ、端子の出力によってセレクトされるものとすると
、アドレス空間におけるデータ領域とスタック領域の間
の空き領域１１０ＯＯＸＸ〜１１０ＩＩＸＸはＹ。端子
からの出力によってセレクトされることになるが、実際
にはＹｏに対応する領域にはＲＡＭチップが接続されて
おらず、このＹ、出力とＹ２出力とのＯＲ出力が暴走処
理信号として用いられるのである。
第３図はＲＯＭチップ７を用いた場合の実施例を示した
ものである。この場合にはＲＯＭ領域もアドレス空間で
分離することになるので、プログラムの作成が多少面倒
になるが、メモリ使用効率は変わらない。また本実施例
では同図（ｂ）に示すように、空き領域Ｙ３がスタック
領域の前後に２分されるので、第１図のＯＲ回路５を省
略することができる。
ものである。この場合にはＲＯＭ領域もアドレス空間で
分離することになるので、プログラムの作成が多少面倒
になるが、メモリ使用効率は変わらない。また本実施例
では同図（ｂ）に示すように、空き領域Ｙ３がスタック
領域の前後に２分されるので、第１図のＯＲ回路５を省
略することができる。
［発明の効果］
上述のように本発明においては、アドレスデコーダの最
下位入力に接続されるべ慇アドレスラインとＲＡＭチッ
プの最下位入力に接続されるべきアドレスラインとを入
れ替えることによって単一チップのＲＡＭ領域を２分し
、２分されたＲＡＭ領域のうちスタックに使用される領
域を挟む前後の領域のチップセレクト信号を暴走処理信
号として使用するようにしたものであるから、アドレス
空間上では本末２個のＲＡＭチップに対応するようなア
ドレスに割り付けられているデータ領域とスタック領域
とを、１個のＲＡＭチップ上に形成することができ、そ
のためにデータ領域とスタック領域とが同一チップ上に
割り付けられているにも拘わらず、データ領域とスタッ
ク領域との開の空き領域に対するＣＰＵからのアクセス
をチップセレクト信号を用いて検出することができると
いう効果を奏している。
下位入力に接続されるべ慇アドレスラインとＲＡＭチッ
プの最下位入力に接続されるべきアドレスラインとを入
れ替えることによって単一チップのＲＡＭ領域を２分し
、２分されたＲＡＭ領域のうちスタックに使用される領
域を挟む前後の領域のチップセレクト信号を暴走処理信
号として使用するようにしたものであるから、アドレス
空間上では本末２個のＲＡＭチップに対応するようなア
ドレスに割り付けられているデータ領域とスタック領域
とを、１個のＲＡＭチップ上に形成することができ、そ
のためにデータ領域とスタック領域とが同一チップ上に
割り付けられているにも拘わらず、データ領域とスタッ
ク領域との開の空き領域に対するＣＰＵからのアクセス
をチップセレクト信号を用いて検出することができると
いう効果を奏している。
第１図は本発明の一実施例を示すブロック回路図、第２
図やｆｆｌは同上の動作を説明するメモリ構成図、第３
図（＆）は他の実施例を示すブロック回路図、同図（ｂ
）は同上のメモリ構成図、第４図は従来例のブロック回
路図、第５図（ａ）（ｂ）は同上の動作を説明するメモ
リ構成図、第６図は他の従来例のブロック回路図である
。 １はアドレスデコーダ、２はアドレスライン、３はＲＡ
Ｍチップ、４はアドレスライン、５はＯＲ回路、６はワ
ンシ５ット回路、７はＲＯＭチップ、８はＲＡＭチップ
。 代理人 弁理士 石 １）艮 七 ト二ΔＲピベ
図やｆｆｌは同上の動作を説明するメモリ構成図、第３
図（＆）は他の実施例を示すブロック回路図、同図（ｂ
）は同上のメモリ構成図、第４図は従来例のブロック回
路図、第５図（ａ）（ｂ）は同上の動作を説明するメモ
リ構成図、第６図は他の従来例のブロック回路図である
。 １はアドレスデコーダ、２はアドレスライン、３はＲＡ
Ｍチップ、４はアドレスライン、５はＯＲ回路、６はワ
ンシ５ット回路、７はＲＯＭチップ、８はＲＡＭチップ
。 代理人 弁理士 石 １）艮 七 ト二ΔＲピベ
Claims (1)
- （１）アドレスバスの上位複数ビットをチップセレクト
用アドレスデコーダに接続し下位複数ビットをＲＡＭチ
ップに接続してなるメモリアドレス回路において、アド
レスデコーダの最下位入力に接続されるべきアドレスラ
インをＲＡＭチップの最上位入力に接続すると共に、Ｒ
ＡＭチップの最上位入力に接続されるべきアドレスライ
ンをアドレスデコーダの最下位入力に接続することによ
り単一チップのＲＡＭ領域を２分し、２分されたＲＡＭ
領域のうちスタックに使用される領域を挟む前後の領域
のチップセレクト信号を暴走処理信号として使用するよ
うにして成ることを特徴とする暴走処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112537A JPS61271541A (ja) | 1985-05-25 | 1985-05-25 | 暴走処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112537A JPS61271541A (ja) | 1985-05-25 | 1985-05-25 | 暴走処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271541A true JPS61271541A (ja) | 1986-12-01 |
Family
ID=14589123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112537A Pending JPS61271541A (ja) | 1985-05-25 | 1985-05-25 | 暴走処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102937U (ja) * | 1987-12-26 | 1989-07-12 |
-
1985
- 1985-05-25 JP JP60112537A patent/JPS61271541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102937U (ja) * | 1987-12-26 | 1989-07-12 |
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